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公开(公告)号：CN110911416A
公开(公告)日：2020-03-24
申请号：CN201910573210.2
申请日：2019-06-28
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L21/768
Abstract: 一种集成电路器件包括字线结构、绝缘结构、沟道孔和电荷捕获图案。字线结构和绝缘结构彼此交错并在平行于基板的主表面的水平方向上延伸，并且在垂直方向上彼此重叠。沟道孔在垂直方向上穿过字线结构和绝缘结构。电荷捕获图案位于沟道孔中，并在垂直方向上彼此间隔开而使局部绝缘区域在其间。
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公开(公告)号：CN106601745B
公开(公告)日：2019-08-30
申请号：CN201610354031.6
申请日：2016-05-25
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L27/11517 , H01L27/11551 , H01L27/11526
Abstract: 提供了一种存储装置。所述存储装置包括：单元区域，包括与基底的上表面垂直地延伸的通道区域和与通道区域相邻地堆叠在基底上的多个栅电极层；以及外围电路区域，包括设置在单元区域附近的第一有源区域、面积大于第一有源区域的面积的第二有源区域、连接到第一有源区域的多个第一接触件以及连接到第二有源区域的多个第二接触件。所述多个第一接触件之间的距离小于所述多个第二接触件之间的距离。
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公开(公告)号：CN108511447A
公开(公告)日：2018-09-07
申请号：CN201810163667.1
申请日：2018-02-27
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11563
CPC classification number: H01L27/11556 , H01L27/11568 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L27/11517 , H01L27/11563
Abstract: 一种垂直存储器件包括：在衬底的外围电路区域上的栅极结构，衬底包括单元区域和外围电路区域，栅极结构包括第一栅电极；在衬底的单元区域上在基本上垂直于衬底的上表面的垂直方向上分别顺序地设置在多个层处的第二栅电极、第三栅电极和第四栅电极；在衬底的单元区域上延伸穿过第二栅电极的第一外延层；在第一外延层上在垂直方向上延伸穿过第三栅电极和第四栅电极的沟道；以及在衬底的外围电路区域的邻近于栅极结构的部分上的第二外延层。
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公开(公告)号：CN107644875A
公开(公告)日：2018-01-30
申请号：CN201710480033.4
申请日：2017-06-22
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11526 , H01L27/11551 , H01L27/11568 , H01L27/11573 , H01L27/11578
CPC classification number: H01L27/11582 , H01L23/528 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11575
Abstract: 一种存储器装置，包括：堆叠在衬底的上表面上的栅电极层，每个栅电极层包括沿着第一方向延伸的多个单位电极；和将各单位电极彼此连接的多个连接电极。存储器装置还包括：沿着垂直于衬底的上表面的方向穿过栅电极层而延伸的沟道结构；沿着第一方向延伸并介于各单位电极之间的第一公共源极线；和在各第一公共源极线之间沿着第一方向延伸的第二公共源极线，每条第二公共源极线具有在第一方向上通过连接电极彼此隔离的第一线和第二线。
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公开(公告)号：CN106601745A
公开(公告)日：2017-04-26
申请号：CN201610354031.6
申请日：2016-05-25
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L27/11517 , H01L27/11551 , H01L27/11526
Abstract: 提供了一种存储装置。所述存储装置包括：单元区域，包括与基底的上表面垂直地延伸的通道区域和与通道区域相邻地堆叠在基底上的多个栅电极层；以及外围电路区域，包括设置在单元区域附近的第一有源区域、面积大于第一有源区域的面积的第二有源区域、连接到第一有源区域的多个第一接触件以及连接到第二有源区域的多个第二接触件。所述多个第一接触件之间的距离小于所述多个第二接触件之间的距离。
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Patent Agency Ranking
公开(公告)号：CN102915955B
公开(公告)日：2016-09-07
申请号：CN201210278183.4
申请日：2012-08-06
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件包括：在阶梯式衬底上设置的多个垂直沟道；栅极堆叠，其设置在所述阶梯式衬底上，包括沿着所述垂直沟道的延伸方向垂直分离并分别具有接触区的多个导电层；以及与所述多个导电层的多个接触区连接的垂直的多个接触插头，其中，所述多个导电层包括阶梯式图案的多个第一导电层和层叠在所述多个第一导电层上的L形状图案的多个第二导电层，所述第一导电层的接触区与所述第一导电层的其他部分相比位于抬高的水平处。
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公开(公告)号：CN108538844B
公开(公告)日：2023-11-28
申请号：CN201711214301.4
申请日：2017-11-28
Applicant: 三星电子株式会社
Abstract: 提供了一种三维(3D)半导体装置，所述3D半导体装置包括具有单元阵列区和外围电路区的基底。单元阵列结构位于单元阵列区中，并包括3D存储器单元阵列。外围逻辑结构位于外围电路区中并包括外围电路晶体管。单元绝缘层使单元阵列结构绝缘。外围绝缘层与外围逻辑结构和单元阵列区绝缘并且具有多孔层。
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公开(公告)号：CN115547983A
公开(公告)日：2022-12-30
申请号：CN202210737888.1
申请日：2022-06-27
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582 , H01L29/423
Abstract: 提供一种集成电路装置和电子系统。根据本发明构思的集成电路装置包括：半导体衬底，其包括单元区和连接区；栅极堆叠件，其包括多个栅电极和多个绝缘层，多个栅电极和多个绝缘层在水平方向上在半导体衬底的主表面上延伸，并且在竖直方向上交替地堆叠在半导体衬底的主表面上，栅极堆叠件在连接区中具有阶梯结构；以及连接区中的多个接触插塞，其中，在连接区的一部分中，多个栅电极中的位于最下层中的第一栅电极在水平方向上的第一长度小于位于第一栅电极上方的第二栅电极在水平方向上的第二长度。
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公开(公告)号：CN108511447B
公开(公告)日：2022-11-08
申请号：CN201810163667.1
申请日：2018-02-27
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11563
Abstract: 一种垂直存储器件包括：在衬底的外围电路区域上的栅极结构，衬底包括单元区域和外围电路区域，栅极结构包括第一栅电极；在衬底的单元区域上在基本上垂直于衬底的上表面的垂直方向上分别顺序地设置在多个层处的第二栅电极、第三栅电极和第四栅电极；在衬底的单元区域上延伸穿过第二栅电极的第一外延层；在第一外延层上在垂直方向上延伸穿过第三栅电极和第四栅电极的沟道；以及在衬底的外围电路区域的邻近于栅极结构的部分上的第二外延层。
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公开(公告)号：CN106531744B
公开(公告)日：2021-12-28
申请号：CN201610809546.0
申请日：2016-09-08
Applicant: 三星电子株式会社
IPC: H01L27/11582
Abstract: 一种半导体器件，包括：交替并重复地堆叠在衬底上的多个绝缘图案和多个栅极；在基本垂直于衬底上表面的第一方向上延伸穿过栅极的沟道图案；在沟道图案和衬底之间的半导体图案；以及在沟道图案和半导体图案之间的导电图案。导电图案将沟道图案电连接到半导体图案。导电图案接触沟道图案的底部边缘和半导体图案的上表面。
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