公开(公告)号：CN120018492A

公开(公告)日：2025-05-16

申请号：CN202411582345.2

申请日：2024-11-07

Applicant: 三星电子株式会社

Inventor： 朴荣奭 ,  尹炫喆 ,  俞昌植 ,  任政燉

IPC: H10B12/00

Abstract: 一种半导体存储器件包括外围电路结构和单元阵列结构，单元阵列结构提供在外围电路结构上并包括多个单元阵列区和提供在多个单元阵列区之间的上外围区。单元阵列结构包括垂直单元晶体管、第一垂直外围晶体管和第二垂直外围晶体管。垂直单元晶体管、第一垂直外围晶体管和第二垂直外围晶体管中的每个具有沿与外围电路结构和单元阵列结构的布置方向平行的第三方向延伸的沟道。垂直单元晶体管设置在单元阵列区中并具有第一极性。第一垂直外围晶体管设置在上外围区中并具有第一极性。第二垂直外围晶体管设置在上外围区中并具有不同于第一极性的第二极性。

公开(公告)号：CN110675897B

公开(公告)日：2025-05-16

申请号：CN201910102897.1

申请日：2019-01-31

Applicant: 三星电子株式会社

Inventor： 罗大勋 ,  李善奎 ,  任政燉 ,  郑秉勋 ,  崔荣暾

IPC: G11C5/06 ,  H10B80/00

Abstract: 可以提供一种半导体封装，包括：第一主从状态电路，被配置为独立于第二主从状态电路存储第一信号或第二信号中的一个，响应于从第一初始化电路接收到第一初始信号而存储第一信号；第二主从状态电路，被配置为存储第一信号或第二信号中的一个，响应于从第二初始化电路接收到第二初始信号而存储第一信号；第一初始化电路，被配置为向第一主从状态电路提供第一初始信号；第二初始化电路，被配置为向第二主从状态电路提供第二初始信号；以及第一主从确定电路，连接到第二主从状态电路，第一主从确定电路被配置为向第二主从状态电路提供第二信号。

公开(公告)号：CN119541572A

公开(公告)日：2025-02-28

申请号：CN202411182578.3

申请日：2024-08-27

Applicant: 三星电子株式会社

Inventor： 金基兴 ,  俞昌植 ,  任政燉 ,  黄炯烈

IPC: G11C8/12

Abstract: 一种存储器件包括：存储体阵列，包括多个存储单元；行解码器，通过多条字线连接到存储体阵列；以及列解码器，通过多条列选择线连接到存储体阵列。存储体阵列可以包括第一区域和与第一区域不同的第二区域。针对存储在第一区域中的第一正常数据的第一元数据存储在第二区域中，并且针对存储在第二区域中的第二正常数据的第二元数据存储在第一区域中。

公开(公告)号：CN109960675B

公开(公告)日：2024-10-29

申请号：CN201811391683.2

申请日：2018-11-21

Applicant: 三星电子株式会社

Inventor： 李善奎 ,  罗大勋 ,  任政燉 ,  郑秉勋 ,  崔荣暾

IPC: G06F13/40

Abstract: 提供一种发送和接收数据的设备和方法及包括其的半导体封装件。一种设备包括：具有被配置为分别提供第一至第N数据信号的第一至第N数据驱动器和被配置为提供选通信号的选通驱动器的数据发送器；具有被配置为基于选通信号生成控制信号的选通缓冲器以及被配置为基于所述控制信号、参考信号和第一至第N数据信号感测N位数据的第一至第N感测放大器的数据接收器。总线包括被配置为连接选通驱动器与选通缓冲器的选通硅通孔和被配置为分别连接第一至第N数据驱动器与第一至第N感测放大器的第一至第N数据硅通孔。参考信号提供器在数据发送期间控制参考信号，使得所述参考信号的放电速度比第一至第N数据信号中的每个的放电速度慢。

公开(公告)号：CN117971736A

公开(公告)日：2024-05-03

申请号：CN202410074822.8

申请日：2018-08-16

Applicant: 三星电子株式会社

Inventor： 金恩智 ,  朴廷埈 ,  任政燉 ,  郑秉勋 ,  崔荣暾

IPC: G06F13/16 ,  G06F13/20

Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。

公开(公告)号：CN113852367A

公开(公告)日：2021-12-28

申请号：CN202110397521.5

申请日：2021-04-13

Applicant: 三星电子株式会社

Inventor： 洪承焕 ,  孙宁洙 ,  任政燉 ,  裵昶贤 ,  成侑昶

IPC: H03K19/0185

Abstract: 一种用于消除共模偏移和串扰的接收器，该接收器放大输入信号和参考电压之间的电压差以生成第一输出信号和第二输出信号以及内部信号，生成与第一输出信号和第二输出信号相同的第三输出信号和第四输出信号，使用第一开关元件和第二开关元件以及低通滤波器来生成第三输出信号和第四输出信号的平均电压电平，以将平均电压电平作为第一反馈信号和第二反馈信号输出，并基于第一反馈信号和第二反馈信号之间的电压差来消除第一输出信号与第二输出信号之间的共模偏移，并通过接通/关断连接到低通过滤器的第一开关元件和第二开关元件来生成控制信号以消除内部信号的串扰。

公开(公告)号：CN113223567A

公开(公告)日：2021-08-06

申请号：CN202011532121.2

申请日：2020-12-22

Applicant: 三星电子株式会社

Inventor： 金东成 ,  曹永慜 ,  朴廷埈 ,  卞辰瑫 ,  申东澔 ,  任政燉

IPC: G11C7/10 ,  G11C7/18

Abstract: 一种阻抗校准电路包括：第一代码生成电路，连接到第一参考电阻器，并且被配置为：通过使用第一参考电阻器，生成用于基于第一参考电阻器形成电阻的第一代码；第二代码生成电路，被配置为：基于第一代码，形成小于第一参考电阻器的电阻的第二参考电阻器的电阻，并且通过使用第二参考电阻器生成第二代码；以及目标阻抗代码生成电路，被配置为：基于第一代码、第二代码、以及目标阻抗值生成目标阻抗代码，并且基于目标阻抗代码，在连接到阻抗校准电路的端接驱动器中形成具有目标阻抗值的阻抗。

公开(公告)号：CN111554331A

公开(公告)日：2020-08-18

申请号：CN202010082594.0

申请日：2020-02-07

Applicant: 三星电子株式会社

Inventor： 柳承佑 ,  金相录 ,  田炳宽 ,  郑秉勋 ,  任政燉 ,  崔荣暾

IPC: G11C7/10

Abstract: 一种非易失性存储器器件包括第一存储器单元阵列、第一双向复用器、第一寄存器、第二寄存器、第一I/O焊盘和第二个I/O焊盘。第一存储器单元阵列存储第一数据。第一双向复用器接收第一数据并将第一数据分发为第一子数据和第二子数据。第一寄存器存储来自第一双向复用器的第一子数据。第二寄存器存储来自第二双向复用器的第二子数据。第一I/O焊盘将来自第一寄存器的第一子数据输出到外部。第二I/O焊盘将来自第二寄存器的第二子数据输出到外部。

公开(公告)号：CN109960675A

公开(公告)日：2019-07-02

申请号：CN201811391683.2

申请日：2018-11-21

Applicant: 三星电子株式会社

Inventor： 李善奎 ,  罗大勋 ,  任政燉 ,  郑秉勋 ,  崔荣暾

IPC: G06F13/40

Abstract: 提供一种发送和接收数据的设备和方法及包括其的半导体封装件。一种设备包括：具有被配置为分别提供第一至第N数据信号的第一至第N数据驱动器和被配置为提供选通信号的选通驱动器的数据发送器；具有被配置为基于选通信号生成控制信号的选通缓冲器以及被配置为基于所述控制信号、参考信号和第一至第N数据信号感测N位数据的第一至第N感测放大器的数据接收器。总线包括被配置为连接选通驱动器与选通缓冲器的选通硅通孔和被配置为分别连接第一至第N数据驱动器与第一至第N感测放大器的第一至第N数据硅通孔。参考信号提供器在数据发送期间控制参考信号，使得所述参考信号的放电速度比第一至第N数据信号中的每个的放电速度慢。

公开(公告)号：CN109390024B

公开(公告)日：2023-11-21

申请号：CN201810641833.4

申请日：2018-06-21

Applicant: 三星电子株式会社

Inventor： 郑源主 ,  李将雨 ,  郑秉勋 ,  任政燉

IPC: G11C29/02 ,  G11C29/50