-
公开(公告)号：CN100529969C
公开(公告)日：2009-08-19
申请号：CN200610149472.9
申请日：2006-11-21
Applicant: 株式会社东芝
IPC: G03F7/20 , H01L21/027
CPC classification number: G03F7/70441
Abstract: 本发明提供一种光掩模的判定方法，其包括：规定第1曝光装置用的光掩模的掩模图案的工序；规定能够设定在第2曝光装置的多个曝光条件的工序；对于所述多个曝光条件的每一个，预测通过所述第2曝光装置投影到基板上的所述掩模图案的投影像的工序；对于所述多个曝光条件的每一个，预测基于所述投影像形成在基板表面的加工图案的工序；对于所述多个曝光条件的每一个，判断所述加工图案是否满足规定的条件的工序；在对于至少一个所述曝光条件所述加工图案满足规定条件的情况下，判断为能够把所述光掩模用于所述第2曝光装置的工序。
-
公开(公告)号：CN1630031A
公开(公告)日：2005-06-22
申请号：CN200410101310.9
申请日：2004-12-16
Applicant: 株式会社东芝
CPC classification number: G03F1/36 , G03F7/70441
Abstract: 本发明提供一种半导体器件用图形的制作方法，它包括：从图形布局中提取部分区域的步骤；对此部分区域中所含图形给予扰动的生成扰动图形的步骤；校正上述扰动图形的步骤；根据上述校正后的扰动图形预测晶片上形成的第一图形的步骤；求出上记扰动图形与上述第一图形的第一差异的步骤；和存储有关包含上述第一差异相关信息的上述扰动图形的信息的步骤。
-
公开(公告)号：CN1577722A
公开(公告)日：2005-02-09
申请号：CN200410050084.6
申请日：2004-07-02
Applicant: 株式会社东芝
Inventor： 小谷敏也
IPC: H01L21/00
CPC classification number: G03F1/36 , H01J2237/31769
Abstract: 本发明提供图形修正方法，在密集图形和孤立图形之间的中间部位进行合适的修正。该方法根据成为设计图形的对象图形和配置于该对象图形附近的附近图形之间的配置状态来修正该对象图形的形状，包括：第一检测步骤(S102)，检测所述对象图形的边缘的第一规定部和所述附近图形之间的第一配置状态；第二检测步骤(S104)，检测所述对象图形的边缘的第二规定部和所述附近图形之间的第二配置状态；确定步骤(S106)，根据与所述第一配置状态和所述第二配置状态对应的规则来确定所述对象图形的边缘的修正值；以及修正步骤(S108)，对所述对象图形的边缘附加所述修正值。
-
公开(公告)号：CN1702549B
公开(公告)日：2011-10-12
申请号：CN200510073472.0
申请日：2005-05-30
Applicant: 株式会社东芝
IPC: G03F1/08 , G03F7/00 , H01L21/027
CPC classification number: G03F1/36
Abstract: 本发明提供一种图形数据的制作方法，包括：准备含有设计图形的集成电路图形；设定复制所述设计图形时形成在处理基板上的第1图形、或将第1图形用作掩模加工所述处理基板所形成的第2图形的容许误差范围；在所述容许误差范围内，制作目标图形；在考虑到复制所述设计图形时的影响、形成第1图形时的影响及形成第2图形时的影响中的一种或一种以上的影响的预定条件下，对所述目标图形进行修正，制作第1修正图形。
-
公开(公告)号：CN100392662C
公开(公告)日：2008-06-04
申请号：CN200410099747.3
申请日：2004-12-16
Applicant: 株式会社东芝
CPC classification number: G06F17/5081 , H01L21/0271
Abstract: 本发明提供一种通过使设计规则、工艺邻近效应修正(processproximity correction)参数和工艺参数的至少1个最优化制作设计布局的方法，包括：根据设计布局和工艺参数计算加工图形形状(processed patternshape)的工序；抽取相对于所述加工图形形状的评价值不满足指定的公差(tolerance)的危险部位(dangerous spot)的工序；根据包含在所述危险部位的图形生成所述设计布局的修正指导的工序；根据所述修正指导进行与所述设计布局的所述危险部位对应的部分的修正的工序。
-
Patent Agency Ranking
公开(公告)号：CN1971427A
公开(公告)日：2007-05-30
申请号：CN200610149472.9
申请日：2006-11-21
Applicant: 株式会社东芝
IPC: G03F7/20 , H01L21/027
CPC classification number: G03F7/70441
Abstract: 本发明提供一种光掩模的判定方法，其包括：规定第1曝光装置用的光掩模的掩模图案的工序；规定能够设定在第2曝光装置的多个曝光条件的工序；对于所述多个曝光条件的每一个，预测通过所述第2曝光装置投影到基板上的所述掩模图案的投影像的工序；对于所述多个曝光条件的每一个，预测基于所述投影像形成在基板表面的加工图案的工序；对于所述多个曝光条件的每一个，判断所述加工图案是否满足规定的条件的工序；在对于至少一个所述曝光条件所述加工图案满足规定条件的情况下，判断为能够把所述光掩模用于所述第2曝光装置的工序。
-
公开(公告)号：CN1275176C
公开(公告)日：2006-09-13
申请号：CN03119489.3
申请日：2003-03-12
Applicant: 株式会社东芝
CPC classification number: H01L22/20 , H01L2924/0002 , H01L2924/00
Abstract: 一种用来决定在半导体集成电路器件的制造中使用的加工参数的方法，具备：根据加工参数信息对与半导体集成电路的设计布图对应的第1图案进行修正，得到第2图案的步骤；用上述加工参数信息，预测与上述第2图案对应而且应当用刻蚀加工在半导体晶片上边形成的第3图案的步骤；通过将上述第3图案与上述第1图案进行比较，得到评价值的步骤；判断上述评价值是否满足规定的条件的步骤；在上述评价值被判断为不满足规定的条件的情况下，变更上述加工参数信息的步骤。
-
公开(公告)号：CN1630032A
公开(公告)日：2005-06-22
申请号：CN200410101357.5
申请日：2004-12-17
Applicant: 株式会社东芝
IPC: H01L21/00
CPC classification number: G06F17/5081
Abstract: 一种设计图形的校正方法，它是考虑了在半导体集成电路各层之间加工余量的校正设计图形的方法，此方法包括下述步骤：基于第一层设计图形计算对应于第一层加工图形形状的第一图形形状；基于第二层设计图形计算对应于第二层加工图形形状的第二图形形状；通过对上述第一图形形状与第二图形形状进行布尔运算处理，计算第三图形形状；判定根据上述第三图形形状求得的评价值是否满足预定值；在判定上述评价值不满足预定值时，校正上述第一与第二设计图形两者中至少一方。
-
公开(公告)号：CN100437895C
公开(公告)日：2008-11-26
申请号：CN200510005081.5
申请日：2005-01-31
Applicant: 株式会社东芝
IPC: H01L21/00 , H01L21/66 , H01L21/027 , G03F7/00 , G01B11/00
CPC classification number: G03F7/70625 , G01N21/956
Abstract: 本发明据以下所确定的各物质的构成比确定被评价物的结构：测定设于预定环境中被评价物的反射光强度的波长色散；准备构成上述被评价物及上述波长色散测定的上述环境各物质的复折射率；设定假定构成上述被评价物的物质与构成上述环境的物质的混合率的多个设想构成比；相对于各设想构成比，通过应用上述各物质的复折射率的多重干涉计算从而算出设想反射率波长色散；从上述多个设想反射率波长色散中，提取多个与上述反射率波长色散测定值误差小的类似反射率波长色散计算值；将提取的类似反射率波长色散的计算中所用的设想构成比按上述误差越小权重越大进行加权平均以确定上述各物质的构成比。
-
公开(公告)号：CN1319120C
公开(公告)日：2007-05-30
申请号：CN200410101310.9
申请日：2004-12-16
Applicant: 株式会社东芝
CPC classification number: G03F1/36 , G03F7/70441
Abstract: 本发明提供一种半导体器件用图形的制作方法，它包括：从图形布局中提取部分区域的步骤；对此部分区域中所含图形给予扰动的生成扰动图形的步骤；校正上述扰动图形的步骤；根据上述校正后的扰动图形预测晶片上形成的第一图形的步骤；求出上述扰动图形与上述第一图形的第一差异的步骤；和存储有关包含上述第一差异相关信息的上述扰动图形的信息的步骤。
-
-
-
-
-
-
-
-
-
Search Results
25
records
(took 0.021 seconds)
