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公开(公告)号：CN104662667A
公开(公告)日：2015-05-27
申请号：CN201380047787.0
申请日：2013-11-21
Applicant: 富士电机株式会社
CPC classification number: H01L29/0619 , H01L29/404 , H01L29/408 , H01L29/4941 , H01L29/7395 , H01L29/7811 , H01L29/861
Abstract: 包围活性区域(101)周围的边缘终端区域(100)具有电场缓和机构，该电场缓和机构包括保护环(2)、与保护环(2)接触的第一场板(4)以及以夹持层间绝缘膜(5)的方式设置在第一场板(4)上的第二场板(7)。第二场板(7)的厚度比第一场板(4)的厚度厚。第二场板(7)之间的间隔比第一场板(4)之间的间隔宽。在第二场板(7)与层间绝缘膜(5)之间设置有与第二场板(7)导电接触的势垒金属膜(6)。势垒金属膜(6)之间的间隔与第一场板(4)之间的间隔相等。由此，即使具备第一、第二场板(4、7)的结构也能够提高针对外来电荷的屏蔽效果。
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公开(公告)号：CN107251233B
公开(公告)日：2021-04-06
申请号：CN201680012123.4
申请日：2016-08-08
Applicant: 富士电机株式会社
Abstract: 在作为漏区的n+型SiC基板(1)的正面依次外延生长n‑型漂移层(2)、p型基极层(3)和n+型源极层(4)。在n+型源极层(4)的内部选择性地设置p+型接触区(5)。设置沿深度方向(z)贯通n+型源极层(4)和p型基极层(3)而到达n‑型漂移层(2)的沟槽(6)，在沟槽(6)的内部隔着栅绝缘膜(7)设置栅电极(8)。相邻沟槽(6)间的宽度(w1)例如为1μm以下，沟槽(6)的深度(d)例如为1μm以下。由于宽度(w1)窄，因此沟道形成于大致整个p型基极层(3)。单元(10)具备从两侧面由MOS栅(9)夹持一个沟道的FinFET结构。通过这样设置，能够降低通态电阻，并能够防止可靠性的降低。
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公开(公告)号：CN106549045B
公开(公告)日：2021-01-08
申请号：CN201610718061.0
申请日：2016-08-24
Applicant: 富士电机株式会社
IPC: H01L29/739 , H01L21/331
Abstract: 提供抑制半导体装置的特性劣化并具有良好特性的半导体装置。半导体装置的源电极(8)具有由第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al‑Si膜(24)依次层叠而成的结构，或者半导体装置的源电极(8)具有由第一TiN膜(20)、第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al‑Si膜(24)依次层叠而成的结构。另外，半导体装置的第二保护膜(17)是聚酰胺膜。
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公开(公告)号：CN107408575B
公开(公告)日：2020-09-08
申请号：CN201680011837.3
申请日：2016-08-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L23/48 , H01L29/12
Abstract: 半导体装置具备：源电极(8)、设置在源电极(8)上的保护膜(15)、设置在源电极(8)上的未设置有保护膜(15)的部分的镀覆膜(16)，在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有沟道。此外，半导体装置在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有第二个第一导电型区(4)。由此，能够提高利用焊料接合销状电极的半导体装置的可靠性。
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公开(公告)号：CN104969359A
公开(公告)日：2015-10-07
申请号：CN201480007250.6
申请日：2014-03-14
Applicant: 富士电机株式会社
IPC: H01L29/861 , H01L21/329 , H01L29/06 , H01L29/868
CPC classification number: H01L29/861 , H01L29/0615 , H01L29/0619 , H01L29/36
Abstract: 本发明的半导体装置(100)具备配置在n漂移区域(2)上的p阳极区域(4)、以及配置在n漂移区域(2)上的与p阳极区域(4)相接的p扩散区域(5)。具备配置在n-区域(3)上的与p扩散区域(5)相接的电阻区域(6)、多根p保护环区域(8)、以及与p保护环区域(8)分离配置的p截断区域(9)。通过设置p扩散区域(5)，在反向恢复时集中于p阳极区域的空穴的俘获得到抑制，从而能够提供具有较高的反向恢复容限的半导体装置。
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Patent Agency Ranking
公开(公告)号：CN104112669A
公开(公告)日：2014-10-22
申请号：CN201410150419.5
申请日：2014-04-15
Applicant: 富士电机株式会社
Inventor： 椎木崇
IPC: H01L21/336 , H01L21/304
CPC classification number: H01L24/85 , H01L21/561 , H01L22/34 , H01L23/3157 , H01L24/05 , H01L24/45 , H01L24/48 , H01L27/0203 , H01L2224/04042 , H01L2224/05624 , H01L2224/45124 , H01L2224/48472 , H01L2224/48724 , H01L2224/85 , H01L2924/00014 , H01L2924/10253 , H01L2924/1305 , H01L2924/13055 , H01L2924/00
Abstract: 本发明提供一种半导体装置的生产方法，其能够减少PCM等监控芯片区域所引起的不良。该包括：第一工序，在半导体衬底晶片的一侧主面被划分为网格状的区域内的各个衬底表层形成具有所需活性区域和环绕该活性区域的边缘区域的器件芯片区域、以及在中央具备感测区域的工艺流程管理用监控芯片区域；第二工序，在芯片区域的表面上形成所需图案的金属膜之后，在器件芯片区域与监控芯片区域的各个表面上形成保护膜；第三工序，对半导体衬底晶片的另一侧主面进行抛光研磨而使半导体衬底晶片变薄，其中，将监控芯片区域的1个芯片内的保护膜的占有面积与器件芯片区域的1个芯片内的保护膜的占有面积之差设定为20%以下。
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公开(公告)号：CN103426911A
公开(公告)日：2013-12-04
申请号：CN201310173163.5
申请日：2013-05-10
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/861 , H01L29/78 , H01L29/739
CPC classification number: H01L29/7393 , H01L29/0615 , H01L29/0619 , H01L29/0634 , H01L29/0692 , H01L29/0696 , H01L29/1095 , H01L29/402 , H01L29/404 , H01L29/7397 , H01L29/7811 , H01L29/8611
Abstract: 本发明提供一种尽可能地提高隔着表面的绝缘膜与金属电极接触的p型扩散区域的周边部的薄层电阻，且尽可能地减少成本上升，从而能够实现高反向恢复容量的半导体装置。半导体装置在n型的半导体基板（10）的一个主表面的表面层上具有p型扩散区域（1）和包围该p型扩散区域（1）的耐压区域（40），所述p型扩散区域（1）具有在表面覆盖有与表面进行欧姆接触的金属电极（7）的活性区域（30）和包围该活性区域（30）且在表面具备绝缘膜（3）的环状的周边部（2），并具有选择性地扩散的p型扩散区域延伸部（60），以提高该环状的周边部（2）的内周端与外周端之间的薄层电阻。
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公开(公告)号：CN115732349A
公开(公告)日：2023-03-03
申请号：CN202210890501.6
申请日：2022-07-27
Applicant: 富士电机株式会社
IPC: H01L21/66
Abstract: 本发明提供一种被测试半导体装置的测试方法，其精度良好地对半导体装置进行测试。该测试方法是对被测试半导体装置的测试方法，其包括：导通步骤，向一个以上的被测试半导体装置输入控制信号，将被测试半导体装置控制为导通状态；以及评价步骤，对将导通状态的被测试半导体装置控制为关断状态时的被测试半导体装置进行观测，从而对被测试半导体装置进行评价，在导通步骤中，基于一个被测试半导体装置中的多个区域之间、或者多个被测试半导体装置之间的控制信号的延迟时间的偏差的大小，对将被测试半导体装置设为导通状态的时间的长度进行调整。
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公开(公告)号：CN106601710B
公开(公告)日：2021-01-29
申请号：CN201610792048.X
申请日：2016-08-31
Applicant: 富士电机株式会社
IPC: H01L23/488 , H01L21/48
Abstract: 提供在高温条件下也有高可靠性的半导体装置及其制造方法。在与主半导体元件(10)同一碳化硅基体(100)配置过电压保护部、电流感测部和温度感测部等保护控制电路。主半导体元件(10)的栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32、48、54、55)在活性区域(101)中央部以直线状配置1列。主半导体元件(10)的源极焊盘(12)以夹着源极焊盘(12)以外的电极焊盘(19、32、48、54、55)的方式配置多个。主半导体元件(10)的源极焊盘(12)和栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32，48，54，55)隔着全部镀膜和焊接膜配置端子销。
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公开(公告)号：CN104112669B
公开(公告)日：2018-09-25
申请号：CN201410150419.5
申请日：2014-04-15
Applicant: 富士电机株式会社
Inventor： 椎木崇
IPC: H01L21/336 , H01L21/304
Abstract: 本发明提供一种半导体装置的生产方法，其能够减少PCM等监控芯片区域所引起的不良。该包括：第一工序，在半导体衬底晶片的一侧主面被划分为网格状的区域内的各个衬底表层形成具有所需活性区域和环绕该活性区域的边缘区域的器件芯片区域、以及在中央具备感测区域的工艺流程管理用监控芯片区域；第二工序，在芯片区域的表面上形成所需图案的金属膜之后，在器件芯片区域与监控芯片区域的各个表面上形成保护膜；第三工序，对半导体衬底晶片的另一侧主面进行抛光研磨而使半导体衬底晶片变薄，其中，将监控芯片区域的1个芯片内的保护膜的占有面积与器件芯片区域的1个芯片内的保护膜的占有面积之差设定为20%以下。
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