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公开(公告)号：CN116261775A9
公开(公告)日：2023-07-25
申请号：CN202280006635.5
申请日：2022-04-13
Applicant: 富士电机株式会社
IPC: H01L21/336
Abstract: 本申请提供一种半导体装置，其具备：半导体基板(111)，其具有上表面和下表面，并且具有第一导电型的漂移区(116)；第一主端子(101)，其设置于上表面的上方；第二主端子(102)，其设置于下表面的下方；控制端子(103)，其对在第一主端子与第二主端子之间是否流通电流进行控制；以及缓冲区(118)，其设置于漂移区和下表面之间，且掺杂浓度高于漂移区的掺杂浓度，在示出施加于第一主端子与第二主端子之间的电源电压(VCE)、以及控制端子与第二主端子之间的端子间容量(CGC)之间的关系的C-V特性中，在电源电压为500V以上的区域中，具有端子间电容的峰(180)。
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公开(公告)号：CN107251233B
公开(公告)日：2021-04-06
申请号：CN201680012123.4
申请日：2016-08-08
Applicant: 富士电机株式会社
Abstract: 在作为漏区的n+型SiC基板(1)的正面依次外延生长n‑型漂移层(2)、p型基极层(3)和n+型源极层(4)。在n+型源极层(4)的内部选择性地设置p+型接触区(5)。设置沿深度方向(z)贯通n+型源极层(4)和p型基极层(3)而到达n‑型漂移层(2)的沟槽(6)，在沟槽(6)的内部隔着栅绝缘膜(7)设置栅电极(8)。相邻沟槽(6)间的宽度(w1)例如为1μm以下，沟槽(6)的深度(d)例如为1μm以下。由于宽度(w1)窄，因此沟道形成于大致整个p型基极层(3)。单元(10)具备从两侧面由MOS栅(9)夹持一个沟道的FinFET结构。通过这样设置，能够降低通态电阻，并能够防止可靠性的降低。
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公开(公告)号：CN106601710B
公开(公告)日：2021-01-29
申请号：CN201610792048.X
申请日：2016-08-31
Applicant: 富士电机株式会社
IPC: H01L23/488 , H01L21/48
Abstract: 提供在高温条件下也有高可靠性的半导体装置及其制造方法。在与主半导体元件(10)同一碳化硅基体(100)配置过电压保护部、电流感测部和温度感测部等保护控制电路。主半导体元件(10)的栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32、48、54、55)在活性区域(101)中央部以直线状配置1列。主半导体元件(10)的源极焊盘(12)以夹着源极焊盘(12)以外的电极焊盘(19、32、48、54、55)的方式配置多个。主半导体元件(10)的源极焊盘(12)和栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32，48，54，55)隔着全部镀膜和焊接膜配置端子销。
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Patent Agency Ranking
公开(公告)号：CN107251233A
公开(公告)日：2017-10-13
申请号：CN201680012123.4
申请日：2016-08-08
Applicant: 富士电机株式会社
CPC classification number: H01L29/1608 , H01L29/0696 , H01L29/1095 , H01L29/12 , H01L29/2003 , H01L29/41766 , H01L29/456 , H01L29/66734 , H01L29/66795 , H01L29/7813 , H01L29/785
Abstract: 在作为漏区的n+型SiC基板(1)的正面依次外延生长n‑型漂移层(2)、p型基极层(3)和n+型源极层(4)。在n+型源极层(4)的内部选择性地设置p+型接触区(5)。设置沿深度方向(z)贯通n+型源极层(4)和p型基极层(3)而到达n‑型漂移层(2)的沟槽(6)，在沟槽(6)的内部隔着栅绝缘膜(7)设置栅电极(8)。相邻沟槽(6)间的宽度(w1)例如为1μm以下，沟槽(6)的深度(d)例如为1μm以下。由于宽度(w1)窄，因此沟道形成于大致整个p型基极层(3)。单元(10)具备从两侧面由MOS栅(9)夹持一个沟道的FinFET结构。通过这样设置，能够降低通态电阻，并能够防止可靠性的降低。
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公开(公告)号：CN106601710A
公开(公告)日：2017-04-26
申请号：CN201610792048.X
申请日：2016-08-31
Applicant: 富士电机株式会社
IPC: H01L23/488 , H01L21/48
Abstract: 提供在高温条件下也有高可靠性的半导体装置及其制造方法。在与主半导体元件(10)同一碳化硅基体(100)配置过电压保护部、电流感测部和温度感测部等保护控制电路。主半导体元件(10)的栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32、48、54、55)在活性区域(101)中央部以直线状配置1列。主半导体元件(10)的源极焊盘(12)以夹着源极焊盘(12)以外的电极焊盘(19、32、48、54、55)的方式配置多个。主半导体元件(10)的源极焊盘(12)和栅极焊盘(19)、构成保护控制电路的多个半导体元件的各电极焊盘(32，48，54，55)隔着全部镀膜和焊接膜配置端子销。
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公开(公告)号：CN116261775A
公开(公告)日：2023-06-13
申请号：CN202280006635.5
申请日：2022-04-13
Applicant: 富士电机株式会社
IPC: H01L21/336
Abstract: 本申请提供一种半导体装置，其具备：半导体基板(111)，其具有上表面和下表面，并且具有第一导电型的漂移区(116)；第一主端子(101)，其设置于上表面的上方；第二主端子(102)，其设置于下表面的下方；控制端子(103)，其对在第一主端子与第二主端子之间是否流通电流进行控制；以及缓冲区(118)，其设置于漂移区和下表面之间，且掺杂浓度高于漂移区的掺杂浓度，在示出施加于第一主端子与第二主端子之间的电源电压(VCE)、以及控制端子与第二主端子之间的端子间容量(CGC)之间的关系的C‑V特性中，在电源电压为500V以上的区域中，具有端子间电容的峰(180)。
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公开(公告)号：CN108475704B
公开(公告)日：2021-10-22
申请号：CN201780005511.4
申请日：2017-06-08
Applicant: 富士电机株式会社
Inventor： 山田昭治
IPC: H01L29/872 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868
Abstract: 在边缘终端区，以围绕有源区的周围的同心圆形的方式设有第一～第三电场缓和层(11～13)。在相邻的第一～第三电场缓和层之间，以及在与第三电场缓和层(13)相比靠外侧，分别设有p型的第一～第三空间调制区域(21～23)。各空间调制区域是从内侧起使低浓度小区域(32)和高浓度小区域(31)以围绕内侧的电场缓和层的周围的同心圆形的方式交替反复配置而成。第一～第三空间调制区域的长度(Lb1～Lb3)被设定为满足Lb1≤Lb2＜Lb3的尺寸。第一～第三电场缓和层的长度(La1～La3)被设定为满足La1＜La2＜La3的尺寸。第一～第三电场缓和层(11～13)的长度(La1～La3)的增加的常量(α)可以为固定。由此，能够维持边缘长和耐压并且降低表面保护膜的表面的电场强度。
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公开(公告)号：CN108475704A
公开(公告)日：2018-08-31
申请号：CN201780005511.4
申请日：2017-06-08
Applicant: 富士电机株式会社
Inventor： 山田昭治
IPC: H01L29/872 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868
CPC classification number: H01L29/06 , H01L29/12 , H01L29/739 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 在边缘终端区，以围绕有源区的周围的同心圆形的方式设有第一电场缓和层～第三电场缓和层(11～13)。在相邻的第一电场缓和层～第三电场缓和层(11～13)之间，以及在与第三电场缓和层(13)相比靠外侧，分别设有p型的第一空间调制区域～第三空间调制区域(21～23)。各空间调制区域是从内侧起使低浓度小区域(32)和高浓度小区域(31)以围绕内侧的电场缓和层的周围的同心圆形的方式交替反复配置而成。第一空间调制区域～第三空间调制区域(21～23)的长度(Lb1～Lb3)被设定为满足Lb1≤Lb2＜Lb3的尺寸。第一电场缓和层～第三电场缓和层(11～13)的长度(La1～La3)被设定为满足La1＜La2＜La3的尺寸。第一电场缓和层～第三电场缓和层(11～13)的长度(La1～La3)的增加的比例(α)可以为固定。由此，能够维持边缘长和耐压并且降低表面保护膜的表面的电场强度。
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