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公开(公告)号：CN105577153B
公开(公告)日：2020-05-26
申请号：CN201510660762.9
申请日：2015-10-14
Applicant: 富士电机株式会社
IPC: H03K17/12 , H03K17/567
Abstract: 提供半导体装置，其保护具有同一芯片上形成且并联的IGBT与MOSFET的功率半导体元件，使其免于随检出过电流时断开控制的异常高压损害。是将IGBT(11)与SJMOSFET(12)并联时使其栅极端子独立而分别控制IGBT(11)和SJMOSFET(12)。在此接通控制IGBT(11)和SJMOSFET(12)时外部电路发生短路等而被施加高电压且大电流流过时，运算放大器(24)以检出IGBT(11)的过电流而控制栅极信号以限制IGBT(11)中流动的电流。然后运算放大器(24)根据被恒定电流源(25)的放电降低的电容器(26)的基准电压，限制IGBT(11)流动的电流，软关断IGBT(11)。
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公开(公告)号：CN107251233A
公开(公告)日：2017-10-13
申请号：CN201680012123.4
申请日：2016-08-08
Applicant: 富士电机株式会社
CPC classification number: H01L29/1608 , H01L29/0696 , H01L29/1095 , H01L29/12 , H01L29/2003 , H01L29/41766 , H01L29/456 , H01L29/66734 , H01L29/66795 , H01L29/7813 , H01L29/785
Abstract: 在作为漏区的n+型SiC基板(1)的正面依次外延生长n‑型漂移层(2)、p型基极层(3)和n+型源极层(4)。在n+型源极层(4)的内部选择性地设置p+型接触区(5)。设置沿深度方向(z)贯通n+型源极层(4)和p型基极层(3)而到达n‑型漂移层(2)的沟槽(6)，在沟槽(6)的内部隔着栅绝缘膜(7)设置栅电极(8)。相邻沟槽(6)间的宽度(w1)例如为1μm以下，沟槽(6)的深度(d)例如为1μm以下。由于宽度(w1)窄，因此沟道形成于大致整个p型基极层(3)。单元(10)具备从两侧面由MOS栅(9)夹持一个沟道的FinFET结构。通过这样设置，能够降低通态电阻，并能够防止可靠性的降低。
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公开(公告)号：CN107251233B
公开(公告)日：2021-04-06
申请号：CN201680012123.4
申请日：2016-08-08
Applicant: 富士电机株式会社
Abstract: 在作为漏区的n+型SiC基板(1)的正面依次外延生长n‑型漂移层(2)、p型基极层(3)和n+型源极层(4)。在n+型源极层(4)的内部选择性地设置p+型接触区(5)。设置沿深度方向(z)贯通n+型源极层(4)和p型基极层(3)而到达n‑型漂移层(2)的沟槽(6)，在沟槽(6)的内部隔着栅绝缘膜(7)设置栅电极(8)。相邻沟槽(6)间的宽度(w1)例如为1μm以下，沟槽(6)的深度(d)例如为1μm以下。由于宽度(w1)窄，因此沟道形成于大致整个p型基极层(3)。单元(10)具备从两侧面由MOS栅(9)夹持一个沟道的FinFET结构。通过这样设置，能够降低通态电阻，并能够防止可靠性的降低。
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公开(公告)号：CN105577153A
公开(公告)日：2016-05-11
申请号：CN201510660762.9
申请日：2015-10-14
Applicant: 富士电机株式会社
IPC: H03K17/12 , H03K17/567
Abstract: 提供半导体装置，其保护具有同一芯片上形成且并联的IGBT与MOSFET的功率半导体元件，使其免于随检出过电流时断开控制的异常高压损害。是将IGBT(11)与SJMOSFET(12)并联时使其栅极端子独立而分别控制IGBT(11)和SJMOSFET(12)。在此接通控制IGBT(11)和SJMOSFET(12)时外部电路发生短路等而被施加高电压且大电流流过时，运算放大器(24)以检出IGBT(11)的过电流而控制栅极信号以限制IGBT(11)中流动的电流。然后运算放大器(24)根据被恒定电流源(25)的放电降低的电容器(26)的基准电压，限制IGBT(11)流动的电流，软关断IGBT(11)。
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