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公开(公告)号：CN119990210A
公开(公告)日：2025-05-13
申请号：CN202510071535.6
申请日：2025-01-16
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种电路系统，包括计算电路、可操作地与计算电路耦合的存储器阵列以及控制器，该控制器配置为将多个输入数据位输入到计算电路，识别与多个输入数据位相关联的累加数量，基于累加数量确定是否启用或禁用计算电路的至少一个组件，并且基于启用或禁用的确定，生成控制信号以启用或禁用计算电路的至少一个组件。本发明的实施例还提供了一种电路器件和操作电路的方法。
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公开(公告)号：CN119937980A
公开(公告)日：2025-05-06
申请号：CN202510010390.9
申请日：2025-01-03
Applicant: 台湾积体电路制造股份有限公司
Inventor： 彭晓晨 , 布莱恩·克雷夫顿 , 穆拉特·凯雷姆·阿卡尔瓦达尔 , 藤原英弘 , 森阳纪
Abstract: 一些实施例公开了存储器中计算器件及方法，该方法包括：对于各自具有对应的尾数和指数的多对第一和第二浮点数，向相应一个乘法电路提供多对第一和第二浮点数的子集的尾数，多对第一和第二浮点数的子集各自具有满足预定标准(例如该和小于预定阈值)的第一和第二浮点数的指数之和；使用每个乘法电路生成相应的第一和第二浮点数对的尾数的乘积；累加乘积尾数以生成乘积尾数部分和；将乘积尾数部分和与最大乘积指数组合以生成输出浮点数；对于剩余的每对第一和第二浮点数：不向相应的乘法电路提供尾数；禁用相应的乘法电路；或两者都有。经过训练的AI模型可用于确定阈值。对于不符合标准的数字对，可以通过控制信号禁用乘法和累加步骤的各种组件。
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公开(公告)号：CN118631242A
公开(公告)日：2024-09-10
申请号：CN202410580216.3
申请日：2024-05-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/173 , H03K19/20 , H03K19/0175
Abstract: 公开了一种集成电路器件和操作该集成电路器件的方法。在一个方面，一种器件包括接收第一输入数据的第一位和第二输入数据的多个第二位。处理电路基于第一输入数据的第一位和第二输入数据的多个第二位中的第一位生成输出数据的第一输出位。处理电路基于第一输入数据的第一位、多个第二位中的第一位和第二输入数据的多个第二位中的第二位来生成输出数据的第二输出位。
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公开(公告)号：CN118377729A
公开(公告)日：2024-07-23
申请号：CN202410368093.7
申请日：2024-03-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F12/0806 , G06F13/16 , G06V10/94 , G06V10/82 , G06V10/44
Abstract: 用于数字存储器中计算(DCIM)中的灵活库寻址的方法。该方法包括提供库组，多个库组中的每个包括相应数量的存储器库，每个存储器库被配置为储存输入特征图数据的对应部分。该方法包括在第一时钟周期期间，从多个库组中的第一库组读取输入特征图数据的第一部分，并且从多个库组中的第二库组读取输入特征图数据的第二部分。该方法包括使用所读取的输入特征图数据的第一部分和所读取的输入特征图数据的第二部分执行第一乘法‑累加运算。该方法包括在第二时钟周期期间，从第一库组读取输入特征图数据的第三部分。该方法包括使用第二部分和第三部分执行第二乘法‑累加运算。本申请的实施例还提供了存储器系统的寻址方法、寻址电路以及存储器寻址系统。
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公开(公告)号：CN114613404A
公开(公告)日：2022-06-10
申请号：CN202210064974.0
申请日：2022-01-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/54 , G11C11/417 , G11C11/418 , G06N3/063 , G06F7/544
Abstract: 本公开总体涉及内存计算。一种内存计算(CIM)器件具有存储阵列，该存储阵列具有按行和列布置的多个存储单元。多个存储单元包括在存储阵列的第一行和第一列中的第一存储单元、以及在存储阵列的第一行和第二列中的第二存储单元。第一存储单元和第二存储单元被配置为存储各自的第一权重信号和第二权重信号。输入驱动器提供多个输入信号。第一逻辑电路耦合到第一存储单元以基于第一权重信号和来自输入驱动器的第一输入信号来提供第一输出信号。第二逻辑电路耦合到第二存储单元以基于第二权重信号和来自输入驱动器的第二输入信号来提供第二输出信号。
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Patent Agency Ranking
公开(公告)号：CN113190071A
公开(公告)日：2021-07-30
申请号：CN202110126509.0
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F1/56
Abstract: 本发明公开了一种用于调节电源电压的集成电路。在一个方面，集成电路包括金属轨，金属轨，包括连接第一功能电路的第一点和连接第二功能电路的第二点。在一个方面，集成电路包括耦合在金属轨的第一点和金属轨的第二点之间的电压调节器。在一个方面，电压调节器感测金属轨的第二点处的电压，根据在金属轨的第二点处感测的电压，调节金属轨的第一点处的电源电压。本发明的实施例还涉及一种调节电源电压的方法。
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公开(公告)号：CN119903884A
公开(公告)日：2025-04-29
申请号：CN202510004500.0
申请日：2025-01-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G06N3/063 , G06F30/392 , G06F30/394
Abstract: 本公开的实施例公开了一种存储器件，可以包括存储阵列、第一计算单元和第二计算单元。存储阵列可以包括多个存储单元，用于存储神经网络的权重。第一计算单元可以被配置为从多个存储单元接收存储的权重，并且根据存储的权重生成第一部分和。第二计算单元可以被配置为从多个存储单元接收所存储的权重和第一部分和，并且根据所存储的权重和第一部分和来生成第二部分和。第二计算单元可以顺序地连接至第一计算单元。本公开的实施例还公开了一种制造存储器件的方法。
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公开(公告)号：CN119811449A
公开(公告)日：2025-04-11
申请号：CN202411883306.6
申请日：2024-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
Abstract: 一种存储器电路，包括配置为存储储存数据组的存储器单元阵列、乘法累加(MAC)电路和输入输出(IO)电路。储存数据组是第一权重信号组或反相权重信号组中的一者。MAC电路被配置为响应于第二数据组和储存数据组来生成第一数据组。IO电路包括第一电路和第二电路。第一电路被配置为响应于至少使能信号组发送第一权重信号组；或响应于至少反相使能信号组生成反相权重信号组。第二电路被配置为响应于至少第一数据组和使能信号组而输出第一输出信号组。本申请的实施例还公开了操作存储器电路的方法。
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公开(公告)号：CN116932456A
公开(公告)日：2023-10-24
申请号：CN202310613417.4
申请日：2023-05-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F15/78 , G06N3/0464 , G06N3/08 , G06F7/52 , G06F7/501
Abstract: 本发明的实施例提供了一种电路，包括：乘法器电路，接收多个输入和权重数据元素中每个数据元素的有符号尾数，并且通过对部分或全部输入数据元素的有符号尾数和部分或全部权重数据元素的有符号尾数进行乘法和重新格式化操作，生成二补码乘积；求和电路，接收多个输入和权重数据元素的每个数据元素的指数，并且通过将每个输入数据元素的指数与每个权重数据元素的指数相加产生和；移位电路，将每个乘积移位，移位量等于对应和与最大和之间的差值；以及加法器树，由移位后的乘积产生尾数和。本发明的实施例还提供了一种存内计算电路和操作电路的方法。
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