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公开(公告)号：CN118194777A
公开(公告)日：2024-06-14
申请号：CN202410601261.2
申请日：2024-05-15
Applicant: 北京智芯微电子科技有限公司 , 国网浙江省电力有限公司电力科学研究院 , 国家电网有限公司
IPC: G06F30/31 , G06F30/39 , G06F111/20
Abstract: 本发明提供一种版图移植方法、装置、存储介质及终端设备，涉及版图设计领域，移植方法包括：对第一工艺的版图元素的名称与第二工艺的版图元素的名称进行配对，得到元素名称对；从第一版图文件中分别提取器件元素和辅助器件元素的器件描述格式文件，以及器件元素、辅助器件元素和连接件元素的坐标参数；确定第一工艺与第二工艺的尺寸比例，基于尺寸比例和元素名称对，对第一版图文件的器件元素和辅助器件元素的器件描述格式文件进行替换，对器件元素、辅助器件元素和连接件元素的坐标参数进行替换，得到初始版图文件；对初始版图文件进行验证，得到最终版图文件。通过本发明提供的版图移植方法，能够提高版图移植效率，缩短制造周期。
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公开(公告)号：CN117878854A
公开(公告)日：2024-04-12
申请号：CN202311617293.3
申请日：2023-11-29
Applicant: 北京智芯微电子科技有限公司
IPC: H02H9/04
Abstract: 本发明涉及集成电路及芯片领域，提供一种ESD保护电路及芯片。ESD保护电路包括控制信号输入单元、RC延时单元以及泄放单元，泄放单元包括至少两种ESD泄放路径，控制信号输入单元用于根据输入的芯片通电状态信号控制泄放单元开启对应的ESD泄放路径进行ESD泄放，RC延时单元用于产生使泄放单元开启ESD泄放的RC时间常数。本发明针对断电和上电后两种状态设计不同的ESD保护，可以根据不同的应用场景切换不同ESD泄放方式，消除ESD上电过程中因毛刺导致的误触发事件的发生，解决上电过程中因Active Clamp钳位电压抬高导致的NMOS泄放管源漏跨压过大、功耗过大的问题。
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公开(公告)号：CN116743141A
公开(公告)日：2023-09-12
申请号：CN202310560064.6
申请日：2023-05-17
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国网山西省电力公司电力科学研究院 , 国网山西省电力公司 , 国家电网有限公司
IPC: H03K17/567
Abstract: 本发明涉及电子信息领域，公开了一种IGBT的控制装置和控制方法、芯片及电路，该控制装置包括：电压采样模块，用于采集所述IGBT的集电极电压；电流采样模块，用于采集所述IGBT的输出电流；以及控制模块，用于：比较输入控制信号和预设控制信号阈值；以及基于比较结果，根据所述电流采样模块采集的所述输出电流或所述电压采集模块采集的所述集电极电压和所述输入控制信号确定输入至所述IGBT的栅极的输入电压。藉此，实现了对IGBT的栅极进行控制。
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公开(公告)号：CN115939197A
公开(公告)日：2023-04-07
申请号：CN202310061014.3
申请日：2023-01-19
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: H01L29/51 , H01L29/78 , H01L21/336
Abstract: 本发明涉及半导体领域，提供一种LDMOSFET器件的制造方法及LDMOSFET器件。LDMOSFET器件的制造方法，包括：在半导体衬底上形成阱区、漂移区和体区；在漂移区形成沟槽；在沟槽的侧壁形成氮化硅侧墙；在具有氮化硅侧墙的沟槽内填充隔离介质形成填充沟槽；去除填充沟槽内的氮化硅侧墙形成空气侧墙；在具有空气侧墙的填充沟槽表面覆盖氧化层，形成具有封闭的空气侧墙的场板隔离结构；在场板隔离结构上形成栅极和场板。本发明通过空气侧墙将场板隔离结构中的氧化物与漂移区的硅从侧面隔离开，彻底消除隔离结构侧面、上角处和下角处的二氧化硅与硅之间的界面态，提高LDMOSFET器件的可靠性；具有空气侧墙的场板隔离结构可以更好的降低表面电场，提高器件的击穿电压。
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公开(公告)号：CN115881778A
公开(公告)日：2023-03-31
申请号：CN202310056870.X
申请日：2023-01-19
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体技术领域。晶体管包括：衬底；阱区，形成于衬底；体区和漂移区，形成于阱区；漂移延伸区，形成于漂移区的上表面，漂移延伸区包括第一延伸层和层叠设置于第一延伸层之上的第二延伸层，第一延伸层与第二延伸层具有不同的导电类型，第一延伸层与漂移区具有相同的导电类型；氧化介质层，形成于漂移区的上表面，位于漂移延伸区的两侧；栅极，形成于体区上；源极，形成于体区；漏极，形成于漂移区。通过本发明提供的晶体管，能够改善晶体管的自热效应，避免载流子迁移率下降，降低热载流子效应，提高击穿电压，提高器件性能和可靠性。
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Patent Agency Ranking
公开(公告)号：CN118073425A
公开(公告)日：2024-05-24
申请号：CN202410500105.7
申请日：2024-04-24
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L27/02 , H01L21/336
Abstract: 本申请公开了一种抗电磁环境干扰高可靠LDMOS静电泄放器件、制备方法及芯片，属于半导体技术领域。抗电磁环境干扰高可靠LDMOS静电泄放器件包括：基底；体区，体区内靠近第一侧设有源区和至少一个第一掺杂区，第一掺杂区的掺杂类型和源区的掺杂类型相反；漂移区，漂移区靠近第一侧设有漏区和至少一个第二掺杂区，第二掺杂区的掺杂类型和漏区的掺杂类型相反；栅功能层；第一极性结构，分别与源区、第一掺杂区和栅功能层连接；第二极性结构，分别与漏区和第二掺杂区连接。体区内的第一掺杂区和漂移区内第二掺杂区分别在LDMOS器件内部形成PN结，实现在LDMOS内集成SCR结构，从而调整电流流出路径，提高了LDMOS器件的单位面积静电泄放能力。
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公开(公告)号：CN117878853A
公开(公告)日：2024-04-12
申请号：CN202311616826.6
申请日：2023-11-29
Applicant: 北京智芯微电子科技有限公司
IPC: H02H9/04
Abstract: 本发明涉及集成电路及芯片领域，提供一种基于通电控制的ESD保护电路及芯片。ESD保护电路包括：控制信号输入单元、RC延时单元、传输门单元以及泄放单元，泄放单元包括至少两种ESD泄放路径；控制信号输入单元用于输入芯片通电状态信号；RC延时单元用于产生使泄放单元开启ESD泄放的RC时间常数；传输门单元与控制信号输入单元和泄放单元连接，用于根据芯片通电状态信号控制泄放单元开启对应的ESD泄放路径。本发明针对断电和上电后两种状态设计不同的泄放路线，通过两个传输门控制两种泄放路线的打开与关闭，消除ESD上电过程中因毛刺导致的误触发事件的发生，解决上电过程中因钳位电压抬高导致泄放管源漏跨压过大的问题。
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公开(公告)号：CN117650779A
公开(公告)日：2024-03-05
申请号：CN202311220532.1
申请日：2023-09-20
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: H03K19/08 , H03K19/094 , H03K19/173 , H03K19/003
Abstract: 本发明涉及集成电路领域，提供一种IGBT保护电路及芯片。IGBT保护电路包括开关管、第一驱动管及第二驱动管，第一驱动管的栅极连接第一输入信号，第二驱动管的栅极连接第二输入信号，第一驱动管的漏极与第二驱动管的漏极相连作为驱动信号输出点，用于输出驱动信号；开关管的栅极连接使能信号，开关管的漏极与第二驱动管的栅极相连，开关管的源极与驱动信号输出点相连，通过开关管在驱动信号输出点与第二驱动管的栅极之间形成通路。本发明利用开关管在驱动信号输出点与第二驱动管的栅极之间形成通路，该通路能够主动为第二驱动管的栅极充电，开启第二驱动管，防止IGBT误导通，提高响应速度；通过使能信号控制开关管的关断，节省功耗。
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公开(公告)号：CN117556776A
公开(公告)日：2024-02-13
申请号：CN202410048150.3
申请日：2024-01-12
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: G06F30/392 , G06T17/00 , G06F30/3308
Abstract: 本申请公开了一种平面版图三维建模方法和芯片仿真方法，属于芯片技术领域。所述建模方法包括：获取芯片的平面版图文件以及芯片流片的掩膜版图信息；基于所述掩膜版图信息，确定所述平面版图文件中所述芯片各层对应的结构层配置信息；基于所述平面版图文件和所述结构层配置信息，进行三维建模，得到所述芯片的三维对象模型。所述建模方法通过引入芯片流片的掩膜版图信息，确定出平面版图文件中芯片各层对应的结构层配置信息，对平面版图文件进行三维建模，可以将芯片的平面版图直接转换为三维模型，直观展示芯片结构，便于后续芯片仿真，建模过程简单，可以精准建立芯片对应的三维模型，缩短器件设计时间，降低芯片开发成本。
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公开(公告)号：CN120035177A
公开(公告)日：2025-05-23
申请号：CN202510341309.5
申请日：2025-03-21
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及半导体技术领域，提供一种LDMOSFET结构的ESD器件及制造方法、芯片。该器件包括：衬底、体区、漂移区、源区、漏区及栅极结构，体区形成于漂移区的上表面，栅极结构形成于体区内；源区连接源极金属层，漏区连接漏极金属层；栅极结构包括栅氧化层、多晶硅栅极及多晶硅电阻，多晶硅栅极及多晶硅电阻通过栅氧化层与体区连接；多晶硅电阻与源极金属层连接，体区与源极金属层连接；多晶硅栅极通过隔离氧化层与漏极金属层相接，多晶硅栅极、隔离氧化层及漏极金属层构成电容结构。本发明为等效于RC型ESD保护电路的高压ESD器件，无需在MOS器件外部增加电阻和电容，缩小了器件的面积，提高了器件的高压保护能力。
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