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公开(公告)号：CN118194777B
公开(公告)日：2024-08-30
申请号：CN202410601261.2
申请日：2024-05-15
Applicant: 北京智芯微电子科技有限公司 , 国网浙江省电力有限公司电力科学研究院 , 国家电网有限公司
IPC: G06F30/31 , G06F30/39 , G06F111/20
Abstract: 本发明提供一种版图移植方法、装置、存储介质及终端设备，涉及版图设计领域，移植方法包括：对第一工艺的版图元素的名称与第二工艺的版图元素的名称进行配对，得到元素名称对；从第一版图文件中分别提取器件元素和辅助器件元素的器件描述格式文件，以及器件元素、辅助器件元素和连接件元素的坐标参数；确定第一工艺与第二工艺的尺寸比例，基于尺寸比例和元素名称对，对第一版图文件的器件元素和辅助器件元素的器件描述格式文件进行替换，对器件元素、辅助器件元素和连接件元素的坐标参数进行替换，得到初始版图文件；对初始版图文件进行验证，得到最终版图文件。通过本发明提供的版图移植方法，能够提高版图移植效率，缩短制造周期。
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公开(公告)号：CN118194777A
公开(公告)日：2024-06-14
申请号：CN202410601261.2
申请日：2024-05-15
Applicant: 北京智芯微电子科技有限公司 , 国网浙江省电力有限公司电力科学研究院 , 国家电网有限公司
IPC: G06F30/31 , G06F30/39 , G06F111/20
Abstract: 本发明提供一种版图移植方法、装置、存储介质及终端设备，涉及版图设计领域，移植方法包括：对第一工艺的版图元素的名称与第二工艺的版图元素的名称进行配对，得到元素名称对；从第一版图文件中分别提取器件元素和辅助器件元素的器件描述格式文件，以及器件元素、辅助器件元素和连接件元素的坐标参数；确定第一工艺与第二工艺的尺寸比例，基于尺寸比例和元素名称对，对第一版图文件的器件元素和辅助器件元素的器件描述格式文件进行替换，对器件元素、辅助器件元素和连接件元素的坐标参数进行替换，得到初始版图文件；对初始版图文件进行验证，得到最终版图文件。通过本发明提供的版图移植方法，能够提高版图移植效率，缩短制造周期。
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公开(公告)号：CN117878854A
公开(公告)日：2024-04-12
申请号：CN202311617293.3
申请日：2023-11-29
Applicant: 北京智芯微电子科技有限公司
IPC: H02H9/04
Abstract: 本发明涉及集成电路及芯片领域，提供一种ESD保护电路及芯片。ESD保护电路包括控制信号输入单元、RC延时单元以及泄放单元，泄放单元包括至少两种ESD泄放路径，控制信号输入单元用于根据输入的芯片通电状态信号控制泄放单元开启对应的ESD泄放路径进行ESD泄放，RC延时单元用于产生使泄放单元开启ESD泄放的RC时间常数。本发明针对断电和上电后两种状态设计不同的ESD保护，可以根据不同的应用场景切换不同ESD泄放方式，消除ESD上电过程中因毛刺导致的误触发事件的发生，解决上电过程中因Active Clamp钳位电压抬高导致的NMOS泄放管源漏跨压过大、功耗过大的问题。
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公开(公告)号：CN116743141A
公开(公告)日：2023-09-12
申请号：CN202310560064.6
申请日：2023-05-17
Applicant: 北京智芯微电子科技有限公司 , 北京芯可鉴科技有限公司 , 国网山西省电力公司电力科学研究院 , 国网山西省电力公司 , 国家电网有限公司
IPC: H03K17/567
Abstract: 本发明涉及电子信息领域，公开了一种IGBT的控制装置和控制方法、芯片及电路，该控制装置包括：电压采样模块，用于采集所述IGBT的集电极电压；电流采样模块，用于采集所述IGBT的输出电流；以及控制模块，用于：比较输入控制信号和预设控制信号阈值；以及基于比较结果，根据所述电流采样模块采集的所述输出电流或所述电压采集模块采集的所述集电极电压和所述输入控制信号确定输入至所述IGBT的栅极的输入电压。藉此，实现了对IGBT的栅极进行控制。
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公开(公告)号：CN118073425B
公开(公告)日：2024-12-13
申请号：CN202410500105.7
申请日：2024-04-24
Applicant: 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L27/02 , H01L21/336
Abstract: 本申请公开了一种抗电磁环境干扰高可靠LDMOS静电泄放器件、制备方法及芯片，属于半导体技术领域。抗电磁环境干扰高可靠LDMOS静电泄放器件包括：基底；体区，体区内靠近第一侧设有源区和至少一个第一掺杂区，第一掺杂区的掺杂类型和源区的掺杂类型相反；漂移区，漂移区靠近第一侧设有漏区和至少一个第二掺杂区，第二掺杂区的掺杂类型和漏区的掺杂类型相反；栅功能层；第一极性结构，分别与源区、第一掺杂区和栅功能层连接；第二极性结构，分别与漏区和第二掺杂区连接。体区内的第一掺杂区和漂移区内第二掺杂区分别在LDMOS器件内部形成PN结，实现在LDMOS内集成SCR结构，从而调整电流流出路径，提高了LDMOS器件的单位面积静电泄放能力。
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Patent Agency Ranking
公开(公告)号：CN118610208A
公开(公告)日：2024-09-06
申请号：CN202411082424.7
申请日：2024-08-08
Applicant: 北京智芯微电子科技有限公司
IPC: H01L27/02 , H01L29/78 , H01L21/336
Abstract: 本发明涉及半导体技术领域，提供一种GGNMOS器件及制造方法、芯片。该器件包括：P型衬底、N型深阱区、P型深阱区、N型轻掺杂区、P型轻掺杂区、P型深扩散区、浅槽隔离区、源区、漏区及栅极；N型轻掺杂区形成于P型深阱区内，P型轻掺杂区及P型深扩散区形成于N型深阱区内，P型深扩散区与P型轻掺杂区的底部相接，源区形成于N型轻掺杂区的表面，漏区形成于P型轻掺杂区的表面；栅极表面的金属层与源区表面的金属层连通，使栅极与源区及P型衬底连接。本发明通过P型深阱区及N型轻掺杂区提高静电释放触发阈值；利用漏区、P型轻掺杂区及N型深阱区构成的NPN结构，对静电电流进行深度泄放，提升抗高压能力。
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公开(公告)号：CN117498854B
公开(公告)日：2024-06-21
申请号：CN202311220391.3
申请日：2023-09-20
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: H03K17/567 , H03K17/04 , H03K17/081
Abstract: 本发明涉及集成电路领域，提供一种IGBT驱动电路及芯片。所述IGBT驱动电路包括死区产生模块、电平位移模块、延时电路模块、第一驱动管以及第二驱动管。死区产生模块用于基于输入信号生成非交叠的第一控制信号和第二控制信号；电平位移模块用于对第一控制信号进行电平位移处理生成高压域控制信号；延时电路模块用于对第二控制信号进行延时处理生成与所述高压域控制信号的延时相匹配的低压域控制信号；第一驱动管与第二驱动管在高压域控制信号以及低压域控制信号的作用下生成轨到轨输出的驱动信号。本发明可实现不同电压域的匹配，提高响应速度，且可实现良好的延时匹配特性，避免第一驱动管与第二驱动管直通，节省功耗。
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公开(公告)号：CN117877543A
公开(公告)日：2024-04-12
申请号：CN202311668595.3
申请日：2023-12-06
Applicant: 北京智芯微电子科技有限公司
Abstract: 本申请实施例提供一种高速低功耗OTP电阻放大器及芯片，涉及存储器技术领域，OTP电阻放大器包括：采样触发模块、延时模块、复位模块、电源、OTP存储模块、采样放大模块及采样读取模块；采样触发模块、延时模块及采样放大模块依次连接，OTP存储模块与电源连接构成回路，采样触发模块的输出端还与OTP存储模块连接，采样放大模块的输入端与存储模块连接；采样放大模块的输出端与复位模块的输入端及采样读取模块的输入端分别连接，复位模块的输出端与采样触发模块连接。本申请能够根据采样输出，精确控制读取时间，使读取时间最小化，能够当输出稳定后及时关闭读取电路，从而有效降低平均功耗。
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公开(公告)号：CN117200784A
公开(公告)日：2023-12-08
申请号：CN202311091260.X
申请日：2023-08-25
Applicant: 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司
IPC: H03K19/08 , H03K19/094 , H03K19/173 , H03K19/003
Abstract: 本申请涉及晶体管安全检测技术领域，具体涉及一种IGBT退饱和保护方法及IGBT退饱和保护电路。所述电路包括：栅极驱动模块，用于输出栅极驱动信号，所述栅极驱动信号包括高电平信号和低电平信号；检测电路，用于检测目标IGBT的工作状态，所述目标IGBT的工作状态包括退饱和状态和饱和状态；数字逻辑控制模块，用于控制栅极驱动模块输出高电平信号或低电平信号；用于计时消隐时间和退饱和滤波时间；用于利用检测电路获取目标IGBT的工作状态。采用本发明提供的能够更好的提高退饱和检测电路的响应速度和可靠性。且不需要外接消隐电容，简化了外围的电路，降低了外围元器件的消耗。
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公开(公告)号：CN119644107A
公开(公告)日：2025-03-18
申请号：CN202411656915.8
申请日：2024-11-19
Applicant: 北京智芯微电子科技有限公司
IPC: G01R31/28
Abstract: 本发明涉及集成电路及芯片技术领域，提供一种器件衬底退化监测电路及芯片。所述衬底退化监测电路包括多个并联连接的监测支路，每个监测支路包括高压MOS器件、比较器及选择器，选择器包括第一选择器、第二选择器及第三选择器；高压MOS器件的漏极通过第一选择器连接应力电压，并连接到比较器的第一输入端；高压MOS器件的栅极通过第二选择器连接测试电压，该测试电压为高压MOS器件的栅漏端施加负偏压；高压MOS器件的源极通过第三选择器连接反向的测试电压；每个监测支路的比较器的第二输入端输入基准电压，不同监测支路的比较器的第二输入端输入的基准电压不同。本发明能够支持高压器件及电路的退化监测及预警。
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