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公开(公告)号：CN109671621B
公开(公告)日：2020-12-04
申请号：CN201811436173.2
申请日：2018-11-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/266 , H01L21/8238 , H01L27/092
Abstract: 本发明提供了一种CMOS器件及其制备方法。该制备方法包括以下步骤：S1，提供衬底，衬底上分别形成有NMOS晶体管和PMOS晶体管，NMOS晶体管具有第一源/漏区，PMOS晶体管具有第二源/漏区；S2，采用包括第一金属的材料在第一源/漏区的表面形成第一金属硅化物层，并采用包括第二金属的材料在第二源/漏区的表面形成第二金属硅化物层，第一金属与第二金属的功函数独立地满足4.3～5eV；S3，形成覆盖于第一金属硅化物层表面的第三金属硅化物层，并形成覆盖于第二金属硅化物层表面的第四金属硅化物层，第三金属硅化物层的功函数低于第四金属硅化物层的功函数。
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公开(公告)号：CN110634868A
公开(公告)日：2019-12-31
申请号：CN201910869592.3
申请日：2019-09-16
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238 , H01L29/16
Abstract: 本发明公开了一种Ge基CMOS晶体管制备方法，包括步骤：提供Ge衬底；在Ge衬底上形成栅堆叠，以及在栅堆叠的两侧分别形成第一源/漏区和第二源/漏区，以分别形成NMOS和PMOS晶体管；分别对NMOS和PMOS晶体管进行注入处理，并在注入处理后，对NMOS和PMOS晶体管进行退火处理；循环上述注入处理和退火处理若干次；在NMOS晶体管上，依次形成第一金属氧化物层和第一金属层；并在PMOS晶体管上，形成材料层；其中，材料层包括第二金属氧化物层和第二金属层，或第二金属层；在NMOS晶体管上的第一金属层包围的区域内，填充第三金属层；在PMOS晶体管上的材料层包围的区域内，填充第三金属层。本发明提供的Ge基CMOS晶体管制备方法，降低CMOS晶体管源漏接触电阻，提升CMOS晶体管的性能。
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公开(公告)号：CN109671621A
公开(公告)日：2019-04-23
申请号：CN201811436173.2
申请日：2018-11-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/266 , H01L21/8238 , H01L27/092
CPC classification number: H01L27/092 , H01L21/266 , H01L21/8238 , H01L21/823892
Abstract: 本发明提供了一种CMOS器件及其制备方法。该制备方法包括以下步骤：S1，提供衬底，衬底上分别形成有NMOS晶体管和PMOS晶体管，NMOS晶体管具有第一源/漏区，PMOS晶体管具有第二源/漏区；S2，采用包括第一金属的材料在第一源/漏区的表面形成第一金属硅化物层，并采用包括第二金属的材料在第二源/漏区的表面形成第二金属硅化物层，第一金属与第二金属的功函数独立地满足4.3～5eV；S3，形成覆盖于第一金属硅化物层表面的第三金属硅化物层，并形成覆盖于第二金属硅化物层表面的第四金属硅化物层，第三金属硅化物层的功函数低于第四金属硅化物层的功函数。
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公开(公告)号：CN103730345B
公开(公告)日：2018-02-13
申请号：CN201210393040.8
申请日：2012-10-16
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L21/336
Abstract: 本发明提供了一种利用间隙壁技术形成栅极的晶体管的制造方法。在本发明的方法中，在第一材料层的侧面，依次形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极凹槽，继而在栅极凹槽中形成所需要的栅极和栅极绝缘层。本发明中，利用回刻蚀形成间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚45nm的栅极线条的形成，并且使工艺具有良好的可控性。
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公开(公告)号：CN103730341B
公开(公告)日：2018-02-13
申请号：CN201210382067.7
申请日：2012-10-10
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L21/336
Abstract: 本发明提供了一种利用间隙壁技术形成栅极的晶体管的制造方法。在本发明的方法中，在第一材料层的侧面，依次形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极凹槽，继而在栅极凹槽中形成所需要的栅极和栅极绝缘层。本发明中，利用回刻蚀形成间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚22nm的栅极线条的形成，并且使工艺具有良好的可控性。
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Patent Agency Ranking
公开(公告)号：CN116705837A
公开(公告)日：2023-09-05
申请号：CN202310773669.3
申请日：2018-10-26
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/78 , H01L21/335 , H01L29/16
Abstract: 本申请提供了一种半导体器件与其制作方法。该制作方法包括：提供具有源区和/或漏区的锗基半导体预备体，源区和/或漏区的掺杂杂质为第一N型杂质；在源区和/或漏区的裸露表面上设置预外延层，预外延层包括基体材料和掺杂在基体材料中的第二N型杂质，基体材料包括非Ge的第IV族元素，第二N型杂质的掺杂浓度在1.0×1020cm‑3～9.0×1021cm‑3之间；向预外延层中注入第三杂质，使得预外延层的远离半导体预备体的部分非晶化，形成外延层；在外延层的远离源区和/或漏区的表面上设置电极层；对设置有电极层的半导体预备体进行热处理，形成源接触和/或漏接触。该制作方法形成的源接触和/或漏接触的接触电阻较小。
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公开(公告)号：CN113173555B
公开(公告)日：2022-10-04
申请号：CN202110267683.7
申请日：2021-03-12
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种纳米线MIM阵列器件的制备方法，采用两次自对准的侧墙转移技术工艺形成纳米尺度两层侧墙交叉阵列，利用反应离子刻蚀(RIE)刻蚀氧化硅与金属层，形成金属层纳米线MIM阵列器件阵列，再做金属接触互联工艺，最后制备出高纯度、无损伤、有序垂直排列的纳米线MIM阵列。与现有技术相比，本发明有益的技术效果为：本发明提供的纳米MIM阵列位置，尺寸和距离可控，能实现大规模的均匀的纳米MIM制备，可以控制硅纳米MIM阵列的有序分布，可获得较高、较纯的纳米MIM结构，对纳米MIM阵列几何形状的精确控制，制备效率高。
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公开(公告)号：CN113345841A
公开(公告)日：2021-09-03
申请号：CN202110566391.3
申请日：2021-05-24
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092 , H01L29/16 , H01L29/43 , H01L21/8239 , H01L27/105
Abstract: 本申请提供了一种半导体器件及其制造方法，在衬底上形成位于第一层间介质层中的第一器件，在第一层间介质层上形成第二器件，第二器件包括源极、漏极、源极和漏极之间的沟道和与沟道连接的栅极，其中第二器件的源漏为金属硅化物，沟道为硅，第一器件和第二器件中至少包括一个存储器件和一个逻辑器件，形成覆盖第二器件的第二层间介质层，源漏为金属硅化物提高了源端载流子的发射效率，实现半导体器件高性能，且金属硅化物可在低温工艺下形成，避免了高温工艺影响第一器件的性能，由于在形成第二器件后才覆盖第二层间介质层，可知该器件通过单芯片三维集成技术形成，降低了器件的互连尺度，提升了数据访存带宽和计算能效。
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公开(公告)号：CN113173555A
公开(公告)日：2021-07-27
申请号：CN202110267683.7
申请日：2021-03-12
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种纳米线MIM阵列器件的制备方法，采用两次自对准的侧墙转移技术工艺形成纳米尺度两层侧墙交叉阵列，利用反应离子刻蚀(RIE)刻蚀氧化硅与金属层，形成金属层纳米线MIM阵列器件阵列，再做金属接触互联工艺，最后制备出高纯度、无损伤、有序垂直排列的纳米线MIM阵列。与现有技术相比，本发明有益的技术效果为：本发明提供的纳米MIM阵列位置，尺寸和距离可控，能实现大规模的均匀的纳米MIM制备，可以控制硅纳米MIM阵列的有序分布，可获得较高、较纯的纳米MIM结构，对纳米MIM阵列几何形状的精确控制，制备效率高。
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公开(公告)号：CN109887884A
公开(公告)日：2019-06-14
申请号：CN201910189466.3
申请日：2019-03-13
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238
Abstract: 本发明提供一种半导体器件的制造方法，在进行金属硅化工艺之前，先对器件结构的源漏区进行掺杂，该次掺杂后使得源漏区的表层非晶化，这样，在源漏区的金属硅化工艺中，非晶化的表层更有助于硅化物反应，同时，非晶化的掺杂的杂质在金属硅化物层与源漏晶态结构的界面处分凝，可以降低源漏的接触势垒，而非晶化的表层在硅化过程中固相外延生长，能够提升源漏区中杂质浓度，有效降低源漏区的接触电阻率，从而，全面提高源漏区的接触性能，提高器件的整体性能。
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