公开(公告)号：CN108807149B

公开(公告)日：2020-10-02

申请号：CN201810712905.X

申请日：2018-06-29

Applicant: 中国科学院微电子研究所

Inventor： 李俊杰 ,  吴振华 ,  李永亮 ,  唐波 ,  王红丽 ,  王文武

IPC: H01L21/02 ,  H01L29/06

Abstract: 本申请提供了一种纳米线沟道制作方法，在该方法中，作为纳米线沟道的纳米线是由一次外延生长的第三材料层通过后续刻蚀形成的。而且，随着外延材料的生长，外延材料与衬底之间的晶格失配越来越小，外延生长由异质生长机理变为同质生长机理，如此，使得生成的晶体质量越来越好。此外，在本申请实施例中，作为纳米线沟道的纳米线的第三材料层是外延生长在第一沟槽内，属于限制性外延生长，该限制性外延生长得到的外延材料的晶体质量比开放性外延生长得到的外延材料的晶体质量高。因此，通过本申请提供的纳米线沟道制作方法制成的沟道材料具有较高的晶体质量，从而有利于提高环栅纳米线器件的性能。

公开(公告)号：CN108807149A

公开(公告)日：2018-11-13

申请号：CN201810712905.X

申请日：2018-06-29

Applicant: 中国科学院微电子研究所

Inventor： 李俊杰 ,  吴振华 ,  李永亮 ,  唐波 ,  王红丽 ,  王文武

IPC: H01L21/02 ,  H01L29/06

Abstract: 本申请提供了一种纳米线沟道制作方法，在该方法中，作为纳米线沟道的纳米线是由一次外延生长的第三材料层通过后续刻蚀形成的。而且，随着外延材料的生长，外延材料与衬底之间的晶格失配越来越小，外延生长由异质生长机理变为同质生长机理，如此，使得生成的晶体质量越来越好。此外，在本申请实施例中，作为纳米线沟道的纳米线的第三材料层是外延生长在第一沟槽内，属于限制性外延生长，该限制性外延生长得到的外延材料的晶体质量比开放性外延生长得到的外延材料的晶体质量高。因此，通过本申请提供的纳米线沟道制作方法制成的沟道材料具有较高的晶体质量，从而有利于提高环栅纳米线器件的性能。

公开(公告)号：CN107068769A

公开(公告)日：2017-08-18

申请号：CN201710243708.3

申请日：2017-04-13

Applicant: 中国科学院微电子研究所

Inventor： 张青竹 ,  殷华湘 ,  闫江 ,  吴振华 ,  周章渝 ,  秦长亮 ,  张严波 ,  张永奎

IPC: H01L29/786 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/786 ,  H01L29/42384 ,  H01L29/66742

Abstract: 本申请提供了一种半导体器件及其制作方法。该半导体器件包括衬底、背栅、栅介质层、二维半导体材料层与两个电极，背栅设置在衬底的部分表面上；栅介质层设置在背栅的裸露表面上；二维半导体材料层设置在栅介质层的远离背栅的表面上；两个电极设置在二维半导体材料层的远离栅介质层表面上，且分别设置在背栅两侧。该半导体器件在衬底的表面上设置有背栅，在背栅施加不同的偏压，通过栅介质层的电场，感应不同载流子(电子和空穴等)，使得二维半导体材料能带弯曲。在源漏区施加合适大小的偏压，使得导电沟道导通或夹断，进而实现器件的开与关，进而实现背栅独立控制该器件的开关，满足了大规模集成电路设计的基本需求。

公开(公告)号：CN115939196A

公开(公告)日：2023-04-07

申请号：CN202211271159.8

申请日：2022-10-17

Applicant: 中国科学院微电子研究所

Inventor： 殷华湘 ,  田国良 ,  许高博 ,  吴振华

IPC: H01L29/51 ,  H01L29/40 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明涉及一种具有功能可重构的神经形态晶体管及其制备方法。一种具有功能可重构的神经形态晶体管，其包括由下至上依次堆叠的：衬底、介质隔离层、第一栅层、第一介质层、沟道层、第二介质层、第二栅层；并且所述第一介质层和所述第二介质层中的其中一个为铁电介质层，另一个为反铁电介质层；所述沟道层的两端分别设有源极层和漏极层。本发明解决了现有神经形态晶体管功能单一的问题，能够利用双栅结构分别控制对沟道电导的调制，可以在单个晶体管内实现脉冲神经元和神经突触功能。

公开(公告)号：CN110224029B

公开(公告)日：2022-07-12

申请号：CN201910477236.7

申请日：2019-06-03

Applicant: 中国科学院微电子研究所

Inventor： 李永亮 ,  都安彦 ,  吴振华 ,  李超雷 ,  王文武

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提出了一种半导体器件及其制作方法及包括该器件的电子设备，该半导体器件，包括：衬底，衬底为硅衬底或SOI衬底；SiGe鳍，形成在衬底上方，其中，SiGe鳍是在沿水平方向上含有不同Ge含量的SixGe1‑x/SiyGe1‑y/SizGe1‑z三明治结构，其中x取值为0.05~0.95，y取值为0.1~0.9，z取值为0.05~0.95；浅沟槽隔离区，设置在衬底上方并形成在SiGe鳍的相对侧上，SiGe鳍远离衬底的一端突出于浅沟槽隔离区。本发明提出一种不同Ge含量的类似于三明治结构的SixGe1‑x/SiyGe1‑y/SizGe1‑z的Fin的器件结构，可以通过调节Ge的含量，改变带隙，从而调节阈值，改善迁移率（有效质量改变）和漏电等电学性能。该发明可应用于FinFET或垂直纳米线等器件。

公开(公告)号：CN110061060B

公开(公告)日：2022-06-24

申请号：CN201910072861.3

申请日：2019-01-25

Applicant: 中国科学院微电子研究所

Inventor： 吴振华 ,  李俊杰 ,  郭鸿 ,  甘维卓 ,  殷华湘 ,  朱慧珑 ,  王文武

IPC: H01L29/786 ,  H01L29/06 ,  H01L21/336

Abstract: 本申请提供了一种半导体器件和制作方法。该制作方法包括：在第一子层的部分表面上形成第二预半导体墙，第二预半导体墙包括依次叠置的第二子层、第一掺杂层，沟道层、第二掺杂层、金属层、第三掺杂层和硬掩膜层，第一子层和第二子层形成衬底，第二子层位于第一子层的部分表面上，第一掺杂层的掺杂类型与第二掺杂层的掺杂类型相同，第一掺杂层的掺杂类型和第三掺杂层的掺杂类型相反。该制作方法形成的半导体结构中，第二掺杂层、金属层和第三掺杂层相当于源区，第一掺杂层相当于漏区，使得该器件的关态漏电流截断热电流，只隧穿电流，开态工作电流保留热电流，使得Ion/Ioff可达到1010，使得器件具有较低的静态功耗和较高的驱动电流。

公开(公告)号：CN111463280A

公开(公告)日：2020-07-28

申请号：CN202010192339.1

申请日：2020-03-18

Applicant: 中国科学院微电子研究所

Inventor： 顾杰 ,  吴振华 ,  张亚东 ,  殷华湘

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/10 ,  H01L21/336

Abstract: 本发明公开一种半导体器件及其制作方法、集成电路及电子设备，涉及半导体技术领域，以抑制沟道漏电现象，提升半导体器件的性能。所述半导体器件包括衬底、堆叠结构和栅堆叠结构。堆叠结构形成在衬底表面。堆叠结构包括沿着远离衬底的方向层叠在衬底上的第一电极层、沟道层和第二电极层。沟道层包括沟道支撑部和沟道材料部。沟道材料部形成在沟道支撑部的外周。沟道支撑部的底端与第一电极层的顶端接触。沟道支撑部的顶端与第二电极层接触。沟道材料部分别与第一电极层和第二电极层接触。沟道支撑部为非导电部。栅堆叠结构环绕在沟道材料部的外周。所述半导体器件的制作方法用于制作半导体器件。本发明提供的半导体器件用于电子设备。

公开(公告)号：CN109712892A

公开(公告)日：2019-05-03

申请号：CN201811616180.0

申请日：2018-12-27

Applicant: 中国科学院微电子研究所

Inventor： 吴振华 ,  郭鸿 ,  李俊杰

IPC: H01L21/336 ,  H01L29/786 ,  H01L29/06

Abstract: 本发明提供了一种MOS器件的制作方法。该制作方法包括以下步骤：在衬底上形成栅极，在衬底的第一区域和第三区域中形成第一重掺杂区，并去除位于第三区域中的部分第一重掺杂区，第三区域中剩余的第一重掺杂区构成第一源区部，第一区域中的第一重掺杂区构成漏区，衬底的第二区域构成沟道区；在被去除的第三区域中形成第二重掺杂区，第二重掺杂区与第一源区部接触，且第二重掺杂区与第一重掺杂区的掺杂类型相反；去除第一源区部中与第二重掺杂区接触的部分以形成隔离区域，剩余的第一源区部构成第二源区部，在隔离区域中形成分别与第二源区部和第二重掺杂区接触的金属区域，第二源区部、金属区域以及第二重掺杂区构成源区。

公开(公告)号：CN109599335A

公开(公告)日：2019-04-09

申请号：CN201811616188.7

申请日：2018-12-27

Applicant: 中国科学院微电子研究所

Inventor： 李俊杰 ,  吴振华 ,  李永亮 ,  周娜 ,  张青竹 ,  王桂磊 ,  李俊峰 ,  王文武

IPC: H01L21/335 ,  H01L29/775 ,  B82Y10/00

Abstract: 本发明提供了一种环栅纳米线晶体管及其制备方法。该制备方法包括以下步骤：提供表面设置有鳍结构的衬底，鳍结构包括沿远离衬底的方向依次交替层叠设置的牺牲层与沟道层；形成跨鳍结构的假栅，鳍结构由沿长度方向顺次连接的第一鳍体段、第二鳍体段和第三鳍体段组成，假栅覆盖第二鳍体段，并去除第一鳍体段和第二鳍体段，以使第二鳍体段的两侧端面裸露；采用半导体材料在第二鳍体段的两侧端面上外延形成释放停止层，并形成分别与释放停止层连接的源/漏极；去除假栅以及第二鳍体段中的牺牲层，以使沟道层的表面裸露得到纳米线阵列，并绕纳米线阵列中各纳米线的外周形成栅堆叠结构。上述环栅纳米线晶体管的制备方法工艺简单且易于实施。

公开(公告)号：CN109326650A

公开(公告)日：2019-02-12

申请号：CN201811178260.2

申请日：2018-10-10

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑 ,  吴振华

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/08 ,  H01L29/423 ,  H01L21/336

Abstract: 公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，围绕沟道层的外周形成有栅堆叠；其中，在第一源/漏层和第二源/漏层的至少一个中形成有至少一个界面结构，所述界面结构的两侧的导带能级不同和/或价带能级不同。