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公开(公告)号：CN106449641B
公开(公告)日：2019-04-12
申请号：CN201611025461.X
申请日：2016-11-15
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 公开了具有连续侧墙的半导体设置及其制造方法以及包括这种半导体设置的电子设备。根据实施例，一种半导体设置可以包括：衬底；在衬底上形成的沿第一方向延伸的多个鳍；在衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅堆叠以及沿第二方向延伸且由电介质构成的伪栅，其中各栅堆叠与至少一个鳍相交；以及在栅堆叠的侧壁以及伪栅的侧壁上形成的侧墙，其中，在第二方向上对准的至少第一栅堆叠和第二栅堆叠的侧墙或者在第二方向上对准的至少一个栅堆叠和至少一个伪栅的侧墙一体延伸，其中，至少一些鳍的端部邻接伪栅，且与相应的侧墙的内壁实质上对准。
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公开(公告)号：CN106409913B
公开(公告)日：2019-04-09
申请号：CN201611033447.4
申请日：2016-11-15
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L21/28
Abstract: 公开了具有连续侧墙的半导体设置及其制造方法以及包括这种半导体设置的电子设备。例如，半导体设置可以包括：衬底；在衬底上形成的沿第一方向延伸的多个鳍；在衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅堆叠以及沿第二方向延伸且由电介质构成的伪栅，其中各栅堆叠与至少一个鳍相交；在栅堆叠和伪栅的侧壁上形成的侧墙；以及设于在第二方向上对准的第一栅堆叠和第二栅堆叠之间用以将它们电隔离的电介质，其中，第一栅堆叠和第二栅堆叠的侧墙一体延伸，且该电介质设于第一栅堆叠和第二栅堆叠的一体延伸的侧墙所围绕的空间内，第一栅堆叠和第二栅堆叠在第二方向上的至少一部分间隔小于该半导体设置的制造工艺中光刻所能实现的线间隔。
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公开(公告)号：CN105470256B
公开(公告)日：2019-02-01
申请号：CN201410450098.0
申请日：2014-09-05
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238 , H01L29/423 , H01L21/28
Abstract: 一种CMOS器件，包括多个NMOS和多个PMOS，每个NMOS和每个PMOS均包括在衬底上由栅极绝缘层和栅极金属层构成的栅极堆叠、衬底中栅极堆叠两侧的源漏区、以及栅极堆叠下方的沟道区，其中，每个NMOS和每个PMOS的栅极金属层均包括第一阻挡层、NMOS功函数调节层、第二阻挡层、和填充层，其特征在于：PMOS栅极金属层中的第一阻挡层厚度大于NMOS栅极金属层中的第一阻挡层的厚度。通过利用第一阻挡层或者PMOS功函数金属层自身作为刻蚀停止层，消除了额外的刻蚀停止层，简化了金属栅堆叠结构，提高了CMOS器件金属栅的填充率，并且可以通过控制第一阻挡层的厚度而调整不同器件的功函数，利于实现多阈值器件。
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公开(公告)号：CN106611706A
公开(公告)日：2017-05-03
申请号：CN201510708528.9
申请日：2015-10-27
Applicant: 中国科学院微电子研究所
IPC: H01L21/324 , H01L29/10
CPC classification number: H01L29/1033 , H01L21/3247
Abstract: 本发明提供了一种调节鳍体形貌的方法，包括：提供衬底，所述衬底上形成有鳍体；对所述衬底进行退火，使得所述鳍体的顶部形成圆滑表面，其中，退火温度范围为：700-900℃，退火时间范围为：10-300s。由于通过对退火温度及退火时间的严格控制，可以解决现有技术中为调节鳍体顶部形貌进行高温退火后，导致鳍体变形过大的问题。
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公开(公告)号：CN106558612A
公开(公告)日：2017-04-05
申请号：CN201510627918.3
申请日：2015-09-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/06
CPC classification number: H01L29/785 , H01L29/06 , H01L29/0607 , H01L29/66795
Abstract: 本发明提供了一种P型鳍式场效应晶体管，包括：衬底；鳍体，位于所述衬底上，所述鳍体包括：第一部分、第二部分，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积；隔离，部分填充于所述鳍体之间；栅堆叠，位于所述鳍体之上并垂直于所述鳍体，所述栅堆叠包括栅极和栅介质层；源/漏区，位于所述栅极两侧的鳍体上。本发明提供的FinFET由于所述鳍体的第二部分材料的价带顶高于所述第一部分材料的价带顶，之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积，使所述第一部分作为阻挡层减小所述第二部分与所述衬底之间的漏电流。
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Patent Agency Ranking
公开(公告)号：CN105870020A
公开(公告)日：2016-08-17
申请号：CN201510036675.6
申请日：2015-01-23
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L21/265 , H01L29/78 , H01L29/423
Abstract: 本发明提供了一种半导体器件的制造方法，包括：提供半导体衬底，衬底上形成有开口，该开口由去除伪栅形成；在开口内壁上形成金属功函数层；进行有角度的离子注入，以使得源区一侧的金属功函数层对应的阈值电压大于漏区一侧的金属功函数层对应的阈值电压；填充其他栅极层。本发明增大靠近源端的沟道区的电压降，降低靠近漏端的沟道区的电压降，进而减小漏端电场以抑制DIBL等诸多短沟道效应，增加源端电场以提升载流子输运速度，提高器件的性能。
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公开(公告)号：CN105633082A
公开(公告)日：2016-06-01
申请号：CN201510064069.5
申请日：2015-02-06
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 提供了一种半导体器件及其制造方法。一示例器件可以包括：在衬底上形成的栅堆叠；在衬底中相对于栅堆叠处于相对侧的源区和漏区；自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱；以及自对准于栅堆叠下方、嵌于超陡后退阱中的补偿区，该补偿区的导电类型与超陡后退阱的导电类型相反。
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公开(公告)号：CN107887441B
公开(公告)日：2020-10-27
申请号：CN201710530250.X
申请日：2017-06-30
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层，其中，沟道层包括与Si材料相比具有增大开态电流和/或减小关态电流的半导体材料；以及绕沟道层的外周形成的栅堆叠。
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公开(公告)号：CN105633160B
公开(公告)日：2019-06-18
申请号：CN201510468284.1
申请日：2015-08-03
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L29/66 , H01L21/28
Abstract: 提供了一种SOI器件及其制造方法。一示例器件可以包括：SOI衬底，包括基底衬底、埋入绝缘层和SOI层；在SOI衬底上形成的半导体器件，包括位于SOI层中的源区和漏区以及位于源区和漏区之间的沟道区；在SOI层中形成的位于沟道区下方的后退阱，其中后退阱偏向源区或漏区一侧；以及在基底衬底中形成的背栅，其中，背栅与后退阱电耦合。
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公开(公告)号：CN105633141A
公开(公告)日：2016-06-01
申请号：CN201510254364.7
申请日：2015-05-14
Applicant: 中国科学院微电子研究所
IPC: H01L29/772 , H01L29/06 , H01L29/10 , H01L21/336
CPC classification number: H01L29/772 , H01L29/06 , H01L29/1075 , H01L29/66409 , H01L2229/00
Abstract: 提供了一种SOI器件及其制造方法。一示例器件可以包括：SOI衬底，包括基底衬底、埋入绝缘层和SOI层；在SOI衬底上形成的半导体器件，包括位于SOI层中的源区和漏区以及位于源区和漏区之间的沟道区；在SOI层、埋入绝缘层和基底衬底中形成的位于沟道区下方的后退阱，其中，后退阱在SOI层和埋入绝缘层中形成低浓度阱掺杂，而在基底衬底中形成高浓度阱掺杂；以及在基底衬底中形成的背栅，其中，背栅与后退阱电耦合。
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