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公开(公告)号：CN101916730A
公开(公告)日：2010-12-15
申请号：CN201010234294.6
申请日：2010-07-22
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新傲科技股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/36
CPC classification number: H01L29/7824 , H01L29/0634
Abstract: 本发明公开了一种具有线性缓冲层的SOI超结LDMOS制作方法，该方法通过计算缓冲层杂质浓度，制作缓冲层掺杂版图，从而利用离子注入制作出杂质在横向上近似线性分布的缓冲层，然后在制作有缓冲层的SOI衬底上外延单晶硅至器件所需厚度，在缓冲层旁形成p阱体区，随后在p阱体区上制作栅区、源区、体接触区，并在缓冲层上制作漂移区和漏区，使所述漂移区位于所述p阱体区与漏区之间。该制作方法通过在超结下面引入一层杂质浓度在横向上近似线性分布的缓冲层，补偿纵向电场的剩余电荷，进而可消除衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷分布的影响，提高器件击穿电压。
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公开(公告)号：CN110350026B
公开(公告)日：2020-12-01
申请号：CN201910634642.X
申请日：2019-07-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L23/64 , H01L21/762
Abstract: 本发明公开了一种基于SOI衬底的电容隔离结构及其制备方法，所述结构包括：SOI硅片，包括依次叠加的衬底硅、埋氧层和顶层硅；顶层硅包括第一硅岛和第二硅岛，第一硅岛用于制备低压端电路，第二硅岛用于制备高压端电路；隔离槽，设置在第一硅岛和第二硅岛之间；所述隔离槽的底部设置屏蔽层，所述屏蔽层上设置屏蔽介质层，所述屏蔽介质层上设置隔离电容下极板，所述隔离电容下极板与第一硅岛电连接；第一介质层，覆盖隔离电容下极板、第一硅岛和第二硅岛；第二介质层，设置在第一介质层上，第二介质层的顶部设置隔离电容上极板，隔离电容上极板与第二硅岛电连接，本发明无需额外的厚膜介质工艺，实现单芯片高压隔离，节约了成本和制备流程。
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公开(公告)号：CN110262614B
公开(公告)日：2020-06-23
申请号：CN201910634838.9
申请日：2019-07-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05F1/567
Abstract: 本发明公开了一种基准电压温度系数修调方法、装置及终端，所述的方法包括：获取第一修调电阻的第一码值和第二修调电阻的第二码值；获取第一码值的温度特性曲线的斜率、第二码值的温度特性曲线的斜率以及第一码值和第二码值之间数值的差值；根据第一码值的温度特性曲线的斜率、第二码值的温度特性曲线的斜率以及第一码值和第二码值之间的数值的差值，获得修调步长；获得第一预设斜率值，并根据第一预设斜率值和修调步长，以及第一码值的温度特性曲线的斜率或第二码值的温度特性曲线的斜率，获得与第一预设斜率值对应的理论码值，理论码值为正数；根据理论码值获得最低温度系数的码值；基于最低温度系数的码值，对每一个芯片的温度系数进行修调。
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公开(公告)号：CN110347082A
公开(公告)日：2019-10-18
申请号：CN201910629209.7
申请日：2019-07-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05B19/042 , G02B26/08
Abstract: 本发明公开了一种驱动电路，所述驱动电路包括逻辑控制单元、数模选择器、数模转换器、支路选择器和电压输出支路；所述电压输出支路与微反射镜连接；每个所述数模转换器连接有多个所述电压输出支路；所述数模选择器连接有多个所述数模转换器；所述支路选择器设置于所述逻辑控制单元和所述电压输出支路之间，所述支路选择器用于选通对应的电压输出支路工作；所述逻辑控制单元与所述数模选择器，所述逻辑控制单元还与所述电压输出模块连接。本发明还公开了一种驱动方法及微反射镜阵列。采用本发明，具有能够降低电路的功耗和面积，有利于降低IC的成本；以及实现微反射镜阵列的偏转角度连续可调和偏转姿势长时间保持的优点。
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公开(公告)号：CN106158933B
公开(公告)日：2018-12-04
申请号：CN201510167697.6
申请日：2015-04-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/49 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种SiC‑LDMOS功率器件及其制备方法，包括：P‑型衬底；P型外延层；N型外延层；第一沟槽，形成于所述N型外延层之中；绝缘层，填充于所述第一沟槽之内；多个N型多晶硅层，自下而上间隔分布于所述绝缘层中；所述第一沟槽的一侧形成有P‑型阱，所述P‑型阱中形成有N+型源区及与所述N+型源区相连的P+型层，所述N+型源区表面形成有源极金属，所述N+型源区与所述第一沟槽之间的表面形成有绝缘栅以及栅金属层；所述第一沟槽的另一侧形成有N+型漏区，所述N+型漏区表面形成有漏极金属。本发明可以提高器件耐压，在器件导通时，可以极大的提高漂移区电流，降低器件的导通电阻，提高器件的功率因子。
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Patent Agency Ranking
公开(公告)号：CN107947774A
公开(公告)日：2018-04-20
申请号：CN201711144435.3
申请日：2017-11-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K17/16 , H03K17/567 , H03K17/687
Abstract: 本发明提供一种用于IGBT栅极驱动芯片的LDMOS电平移位dv/dt噪声抑制电路，其中该IGBT栅极驱动芯片包括低压侧窄脉冲产生模块、LDMOS电平移位模块和输出驱动模块，且该输出驱动模块的输出端通过一栅极电阻与一待驱动的IGBT的栅极相连，其特征在于，该噪声抑制电路包括：电压检测电路，其输入端接所述IGBT的栅极；下拉电路，其输入端接所述电压检测电路的输出端；RS触发器，其R端接所述下拉电路的第一输出端，S端接所述下拉电路的第二输出端，Q端接所述输出驱动模块的输入端。本发明利用dv/dt噪声和IGBT栅极电压之间存在的特定关系，通过检测IGBT栅极电压的变化区间实现对dv/dt噪声的滤除。
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公开(公告)号：CN102569070B
公开(公告)日：2015-06-24
申请号：CN201210075130.2
申请日：2012-03-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/334
Abstract: 本发明提供一种MIS电容的制作方法，于SOI衬底中刻蚀出硅岛，采用HF去除硅岛表面的氧化层，可以有效地降低薄膜界面层厚度。利用等离子体原子层沉积方法，采用原位O2，NH3等离子体在Si表面生长一层很薄的氮氧化合物钝化层，以抑制界面层的生长。接着使用等离子体生长方式生长HfLaO介质薄膜，并原位对所述HfLaO介质薄膜进行氧等离子体后处理，减少薄膜中的氧空位。采用氯苯溶液对光刻胶进行处理，可以修饰掉光刻胶边缘的毛刺使得后面的金属举离工艺更简单而精确。采用本方法制备的MIS电容有利于减少附加界面层的数量、减薄的界面层厚度和降低界面层的粗糙度，有利于抑制衬底和薄膜之间的元素扩散及减小等效栅氧厚度，有效的提高MIS电容的电学性能。
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公开(公告)号：CN102623345B
公开(公告)日：2014-08-20
申请号：CN201210076934.4
申请日：2012-03-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/266 , H01L29/78 , H01L29/06
Abstract: 本发明提供一种内嵌多N岛P沟道超结器件及其制备方法，所述的内嵌多N岛P沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的P型漂移区，位于所述P型漂移区一侧的N型体区，以及位于所述P型漂移区另一侧上的P型漏区，其中，所述P型漂移区中形成有多个互相间隔且平行排列的岛状N区，且各该岛状N区由P型源区朝P型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状N区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。
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公开(公告)号：CN102593007B
公开(公告)日：2014-08-20
申请号：CN201210076796.X
申请日：2012-03-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本发明提供一种内嵌多P岛N沟道超结器件及其制备方法，所述的内嵌多P岛N沟道超结器件包括：半导体衬底，形成在所述半导体衬底上的N型漂移区，位于所述N型漂移区一侧的P型体区，以及位于所述N型漂移区另一侧上的N型漏区，其中，所述N型漂移区中形成有多个互相间隔且平行排列的岛状P区，且各该岛状P区由N型源区朝N型漏区方向线性变小，由于在高压下衬底辅助耗尽效应作用从源端到漏端依次增强，因此岛状P区相应地从源端到漏端方向上由大变小，以实现和衬底辅助耗尽效应作用互补抵消，最终达到电荷平衡的目的。
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公开(公告)号：CN102760657A
公开(公告)日：2012-10-31
申请号：CN201210265019.X
申请日：2012-07-27
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种在InP衬底上制备高k栅介质薄膜和MIS电容的方法，该方法工艺简单，在利用PEALD工艺沉积高k栅介质薄膜之前通过等离子体原位处理对InP衬底进行钝化，改善了高k栅介质与InP衬底之间的界面特性，降低了费米能级钉扎效应的影响，并且在高k栅介质薄膜形成后利用氧等离子体原位后处理提高了高k薄膜的致密度和薄膜质量。同时，本发明在InP衬底上制备稳定的性质优良的高k栅介质薄膜基础上，并成功制作MIS电容结构，为后面验证高k栅介质薄膜的电学性能提供了基础。
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