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公开(公告)号：CN118219166A
公开(公告)日：2024-06-21
申请号：CN202410535583.1
申请日：2024-04-29
Applicant: 上海华力集成电路制造有限公司
IPC: B24B37/04 , B24B37/005 , B24B37/015
Abstract: 本发明提供一种提高Cu CMP首片晶圆研磨速率的方法，所述方法包括：提供一dummy片；于所述dummy片表面由下至上形成多个层叠结构，其中，各所述层叠结构包括氧化层、形成于所述氧化层表面的黏合阻挡层及形成于所述黏合阻挡层表面的铜层；利用研磨机台的第一盘每次对一个所述层叠结构的铜层及部分厚度的黏合阻挡层进行研磨，以产生Cu+及升高研磨垫的温度；利用研磨机台的第二盘对剩余厚度的所述黏合阻挡层及所述氧化层进行研磨。通过本发明解决了现有的首片晶圆研磨速率较小的问题。
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公开(公告)号：CN114497047A
公开(公告)日：2022-05-13
申请号：CN202210097233.2
申请日：2022-01-27
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/11521 , H01L27/11517
Abstract: 本发明提供一种浮栅型闪存器的制造方法，提供半导体结构，包括存储阵列以及与存储阵列处于相邻位置的逻辑区域；之后对存储阵列的硅进行回刻；生长栅极氧化物；沉积浮栅覆盖半导体结构；沉积氧化硅；之后去除逻辑区域的浮栅和氧化硅；沉积氮化硅覆盖存储阵列和逻辑区域；之后在存储阵列和逻辑区域分别形成STI并进行表面平坦化；去除氮化硅和氧化硅。本发明在现有的Si回刻基础上进一步提高回刻量，通过控制回刻厚度，保证后续Al CMP工艺时存储阵列和逻辑区域的高度接近，并在栅极氧化物和浮栅沉积之后继续沉积一层氧化硅，使STI CMP时存储阵列和逻辑区域的高度接近，STI CMP完成后通过刻蚀工艺除去这一层氧化硅，并继续完成后续标准工艺。
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公开(公告)号：CN114121646A
公开(公告)日：2022-03-01
申请号：CN202111427810.1
申请日：2021-11-29
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/3105 , H01L21/321 , H01L21/66 , B24B37/005
Abstract: 本发明属于微电子技术领域，尤其涉及一种抛光方法、装置、存储介质、模组及机台；通过将单一的研磨时间控制或带有预测的厚度差控制分阶段地执行于研磨的不同工作状态，解决了复杂分层及材质工件的研磨一致性技术问题。
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公开(公告)号：CN119997636A
公开(公告)日：2025-05-13
申请号：CN202311475123.6
申请日：2023-11-07
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明公开了一种CIS像素读出电路结构，SG和SF采用不同侧墙横向厚度，SG侧墙采用小横向厚度降低寄生电阻，SF侧墙采用大横向厚度降低GIDL电流。本发明的CIS像素读出电路结构，SF栅结构左右两端外侧均形成有漏端金属插塞，SF利用公用虚拟源端与SG源端相连，SF和SG构成T型组合紧凑结构，实现2个SF的等效并联，SF的等效宽度是2个SF前后宽度之和，有效降低了SG和SF共享有源区的寄生电阻，同时节省了空间面积。本发明还公开了一种CIS像素读出电路结构的制造方法。
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公开(公告)号：CN118946147A
公开(公告)日：2024-11-12
申请号：CN202310538578.1
申请日：2023-05-12
Applicant: 上海华力集成电路制造有限公司
IPC: H10B41/30 , H01L29/423
Abstract: 本发明公开了一种超级闪存，器件单元包括位于源区顶部的第一栅极沟槽，在第一栅极沟槽的侧面自对准形成有第一侧墙结构，第一侧墙结构通过对第一隧穿介质层、浮栅和第二氧化层的叠加层自对准刻蚀形成。浮栅的材料包括TiN层。第一侧墙结构的第二侧面自对准形成有第二侧墙结构，第二侧墙结构通过对第三氮化硅层、第四氧化层和第五氮化硅层的叠加层自对准刻蚀形成。第二氧化层采用ALD氧化层。第四氧化层采用HTO氧化层。第三氮化硅层作为浮栅的保护层，以防止浮栅的TiN层被氧化。本发明还公开了一种超级闪存的制造方法。本发明能改善浮栅的TiN层的结构的连续性并从而改善器件的擦除性能。
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Patent Agency Ranking
公开(公告)号：CN117241583A
公开(公告)日：2023-12-15
申请号：CN202310612200.1
申请日：2023-05-29
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种改善GIDL效应的SONOS嵌入式闪存结构，包括衬底，衬底上的有源区上利用离子注入形成有漏区以及位于漏区两侧的第一、二源区；漏区至第一源区上形成有栅氧化层；第二源区至漏区、第一源区之间一区域形成有ONO层，ONO层由自下而上的第一氧化层、氮化层、第二氧化层组成；第二源区、漏区之间的ONO层上形成有控制栅；第一源区、漏区之间的ONO层以及栅氧化层上形成选择栅，ONO层延伸至选择栅的内部。本发明的ONO层延伸至所述选择栅的内部，通过增加选择栅源端一侧薄膜厚度，降低了电场强度，从而抑制GIDL效应，降低漏电流。
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公开(公告)号：CN117153788A
公开(公告)日：2023-12-01
申请号：CN202311235344.6
申请日：2023-09-22
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/8238
Abstract: 本发明提供一种去除因化学机械研磨产生的残留的方法，方法包括：步骤1)提供一半导体结构，半导体结构包括半导体衬底，其分为高压器件区及非高压器件区，且位于高压器件区的有源区与位于非高压器件区的有源区存在高度差，其中，有源区通过浅沟槽进行隔离，且浅沟槽形成于半导体衬底内；步骤2)于浅沟槽内形成填充层，并对填充层进行化学机械研磨；步骤3)于通过步骤2)所形成结构的表面形成光刻胶层，并对其进行图案化处理以漏出高压器件区；步骤4)利用刻蚀工艺刻蚀位于高压器件区的填充层以去除因高度差而产生于浅沟槽以外区域的填充层残留。通过本发明解决了现有的因化学机械研磨产生残留的问题。
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公开(公告)号：CN115148825A
公开(公告)日：2022-10-04
申请号：CN202210656838.0
申请日：2022-06-07
Applicant: 上海华力集成电路制造有限公司
IPC: H01L29/788 , H01L29/423 , H01L21/335
Abstract: 本发明提供一种存储器及其制备方法，包括：衬底，所述衬底内具有沟槽；源线层，位于所述沟槽内并向上延伸；金属浮栅结构，位于所述沟槽内，包括由内到外依次覆盖所述源线层的侧壁的金属浮栅层及阻挡层；字线层，位于所述衬底上并覆盖所述阻挡层远离所述源线层的一侧。所述阻挡层可以阻挡游离的金属离子向其他扩散，进而提高所述金属浮栅层的连续性，防止所述金属浮栅层在高温环境中发生断裂，增强所述存储器的稳定性。
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公开(公告)号：CN115064441A
公开(公告)日：2022-09-16
申请号：CN202210494666.1
申请日：2022-05-07
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/335 , H01L29/788
Abstract: 本发明提供一种改善TIN金属浮栅存储器结构擦除特性的方法，提供衬底，在衬底上形成形成覆盖刻蚀停止层、层间介质层的氮化硅层及位于氮化硅层上的第四氧化层，之后对第四氧化层进行氮化处理；在第四氧化层上形成擦除栅。本发明采用SIN和热氧化层的膜层结构，降低势垒高度，从而使TIN中电子更容易通过，从而实现改善擦除性能。另外优选的，还可以进一步对热氧化层进行氮化，达到进一步改善擦除性能的目的。
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公开(公告)号：CN115064440A
公开(公告)日：2022-09-16
申请号：CN202210494662.3
申请日：2022-05-07
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/335 , H01L29/788
Abstract: 本发明提供一种提高金属浮栅存储器擦除速度的工艺方法，提供衬底，在衬底上形成有形成覆盖刻蚀停止层、层间介质层的第四氧化层，之后利用含氮等离子对第四氧化层掺杂，之后进行退火；在第四氧化层上形成第五氧化层。本发明通过对氧化层界面进行预处理，通过对氧化层层氮化处理，降低势垒高度，从而使TIN中电子更容易通过氧化层界面，从而实现改善擦除性能。
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