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公开(公告)号：CN119997635A
公开(公告)日：2025-05-13
申请号：CN202311474748.0
申请日：2023-11-07
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明公开了一种CIS像素读出结构，SF和SG采用非对称侧墙结构，可以在SF的漏端金属插塞下端到SF栅极多晶硅的距离不变的同时，减小SG的源端金属插塞下端到SG栅极多晶硅的距离，从而减小SF的漏端接出点到SG的源端接出点的距离，由于SG源端不会接工作电压没有漏电的影响，所以既能保持GIDL电流，又能降低寄生电阻，在不改变其有效尺寸的情况下，能在缩减SF和SG组合结构面积的同时降低寄生电阻效应。
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公开(公告)号：CN114121646B
公开(公告)日：2025-01-28
申请号：CN202111427810.1
申请日：2021-11-29
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/3105 , H01L21/321 , H01L21/66 , B24B37/005
Abstract: 本发明属于微电子技术领域，尤其涉及一种抛光方法、装置、存储介质、模组及机台；通过将单一的研磨时间控制或带有预测的厚度差控制分阶段地执行于研磨的不同工作状态，解决了复杂分层及材质工件的研磨一致性技术问题。
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公开(公告)号：CN117133788A
公开(公告)日：2023-11-28
申请号：CN202311270337.X
申请日：2023-09-27
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/146
Abstract: 本发明提供一种CMOS图像传感器的双接触孔的形成方法，包括：提供一半导体结构；于半导体结构的表面形成自对准硅化物阻挡层及刻蚀阻挡层；于刻蚀阻挡层的表面形成层间介质层；刻蚀自对准硅化物阻挡层、刻蚀阻挡层及层间介质层以形成第一接触孔；于第一接触孔的底部形成Ti‑silicide层，并于其侧壁形成Ti层；于Ti‑silicide层及Ti层的表面形成第一TiN层，并于第一接触孔内填充第一填充层；于层间介质层的表面及第一填充层的表面形成硬掩膜层；刻蚀层间介质层及硬掩膜层以形成第二接触孔；于第二接触孔内填充第二填充层。通过本发明解决了以现有的工艺制备的接触孔易导致图像成像质量较差的问题。
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公开(公告)号：CN117059575A
公开(公告)日：2023-11-14
申请号：CN202311007104.0
申请日：2023-08-10
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/8238
Abstract: 本发明提供一种改善高压器件隔离效果的方法，提供衬底，在衬底上的高压器件区的有源区上形成预设深度的凹槽；在衬底上的高压器件区的有源区上形成STI，STI位于凹槽的边缘处，使得高压器件区的有源区上的STI沟槽深度为目标值。本发明能够较好解决高压器件区中STI沟槽深度降低的问题，提高了隔离效果，改善了器件的性能。
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公开(公告)号：CN116632082A
公开(公告)日：2023-08-22
申请号：CN202310620820.X
申请日：2023-05-30
Applicant: 上海华力集成电路制造有限公司
IPC: H01L31/0232 , G02B6/34 , G03F7/00 , H01L31/12
Abstract: 本发明提供一种形成硅光光栅耦合窗口的方法，提供半导体结构，包括：SiO2层、形成于SiO2层中的铜互连结构、形成于铜互连结构上的铝结构；在半导体结构上表面形成保护层，保护层将所述铝结构的上表面覆盖；在保护层上沉积一层硬掩膜阻挡层；依次刻蚀硬掩膜阻挡层、保护层以及SiO2层，形成光耦合窗口；去除剩余的硬掩膜阻挡层；刻蚀去除铝结构上的保护层，将铝结构上表面暴露。本发明的方法增加SiO2作为保护层以及多晶硅作为硬掩膜阻挡层，在后续硬掩膜阻挡层去除时保护铝结构不受损伤，同时得到深度大于10um的垂直耦合光窗口和端面耦合光窗口。
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Patent Agency Ranking
公开(公告)号：CN116564818A
公开(公告)日：2023-08-08
申请号：CN202310562144.5
申请日：2023-05-18
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/792
Abstract: 本发明提供一种SONOS器件的制作方法，提供硅基底，在硅基底上形成隧穿氧化层；在隧穿氧化层上形成氮化硅层；在氮化硅层上形成偶极子层；在偶极子层上形成绝缘层；在绝缘层上形成多晶硅控制栅。伴随着外加电场的增加，偶极子的倾斜角度也会同步增加，从而辅助编程和擦除过程中的量子隧穿效率，降低量子隧穿需要的电源电压，外电场撤去之后，偶极子剩余电场还会保留极性，从而让电荷更稳定的被保留在SIN存贮层，有利于存储器数据保持的可靠性。通过制造电偶极子来提升SIN捕获电子的能力与密度，从而提升存储器器件性能。
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公开(公告)号：CN116507130A
公开(公告)日：2023-07-28
申请号：CN202310539336.4
申请日：2023-05-12
Applicant: 上海华力集成电路制造有限公司
IPC: H10B43/40 , H10B43/30 , H01L29/08 , H01L21/336
Abstract: 本发明提供一种改善SONOS存储器GIDL漏电的方法，提供半导体结构，半导体结构包括：基底上的区域包括SONOS器件区域和Core器件区域；位于基底上的栅氧层；SONOS器件区域和Core器件区域的栅氧层上分别形成有栅极结构；半导体结构上形成有覆盖所述栅极结构的氧化层，同时氧化层覆盖于栅极结构之外的栅氧层上；在氧化层上沉积SiN层；定义SONOS器件区域的LDD注入区，按LDD注入区将SONOS器件区域上除栅极结构侧壁之外的SiN层去除，依附于SONOS器件区域的栅极结构侧壁的SiN层形成为侧墙；沿侧墙在SONOS器件区域的LDD注入区进行离子注入；去除侧墙，之后去除Core器件区域的SiN层。在SONOS器件区域形成SIN侧墙，减少SONOS LDD注入区与其栅极结构的下方的栅氧层的交叠区域，达到减少GIDL漏电的目的。
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公开(公告)号：CN116209261A
公开(公告)日：2023-06-02
申请号：CN202310172579.9
申请日：2023-02-27
Applicant: 上海华力集成电路制造有限公司
IPC: H10B41/30 , H01L21/28 , H01L29/423
Abstract: 本发明公开了一种金属浮栅存储器，具有金属浮栅侧壁结构，金属浮栅侧壁结构包括：自对准形成于第一栅极沟槽侧面的第一氧化层以及第二氮化层并叠加形成第一侧侧墙。以第二氮化层的第二侧面为自对准条件对底部的半导体衬底进行刻蚀形成的第二凹槽。第三隧穿氧化层自对准形成在第二氮化层的第二侧面和底部的第二凹槽的侧面并延伸到第二凹槽的底部表面。金属浮栅自对准形成在第三隧穿氧化层的第二侧面，在金属浮栅的第二侧面形成有第二侧侧墙，由第四氧化层、第五氮化层、第六氧化层和第七氮化层叠加而成。金属浮栅侧壁结构呈ONO‑金属浮栅‑ONON结构。本发明还提供一种金属浮栅存储器的制造方法。本发明能降低金属浮栅周围的氧含量从而改善器件的擦除性能。
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公开(公告)号：CN114999906A
公开(公告)日：2022-09-02
申请号：CN202210719922.2
申请日：2022-06-23
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/28 , H01L29/423
Abstract: 本发明提供一种存储器浮栅的制作方法，提供衬底，衬底上形成有有源区，有源区上形成有多个浮栅结构，之后在衬底上形成覆盖浮栅结构的隧穿氧化层；在浮栅结构上形成自下而上依次堆叠的无定形硅层、氮化钛层和第一掩膜层；通过光刻定义出存储区域和非存储区域，刻蚀去除裸露的第一掩膜层，去除光刻胶层，之后刻蚀去除非存储区域上的氮化钛层和无定形硅层；形成覆盖剩余第一掩膜层的第二掩膜层；刻蚀去除部分第一、二掩膜层，使得剩余的第一、二掩膜层或第一掩膜层保留在隧穿氧化层的侧壁。本发明通过在现有金属浮栅淀积之前先淀积一层无定形硅，形成合浮栅，降低势垒，从而实现降低擦除电压的目的。
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公开(公告)号：CN114695122A
公开(公告)日：2022-07-01
申请号：CN202210170197.8
申请日：2022-02-24
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/336 , H01L29/423
Abstract: 本发明提供一种超薄金属栅的制造方法，提供衬底，衬底上形成有浮栅结构，浮栅结构包括存储区域和非存储区域；形成覆盖浮栅结构的第一薄膜以及在第一薄膜上的第一复合薄膜层；在衬底形成覆盖氧化层的光刻胶层，光刻打开光刻胶层使得非存储区域上的第一复合薄膜层裸露；刻蚀裸露出的第一复合薄膜层；刻蚀存储区域中的第一复合薄膜层；去除光刻胶层，之后在衬底形成覆盖有第一薄膜和剩余的第一复合薄膜层的第二复合薄膜层；刻蚀第一薄膜、剩余的第一、第二复合薄膜层。本发明在氮化钛层上形成了多层保护层，在后续高温工艺步骤保护氮化钛层，使氮化钛层连续，改善了器件的性能。
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