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公开(公告)号：CN119997635A
公开(公告)日：2025-05-13
申请号：CN202311474748.0
申请日：2023-11-07
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明公开了一种CIS像素读出结构，SF和SG采用非对称侧墙结构，可以在SF的漏端金属插塞下端到SF栅极多晶硅的距离不变的同时，减小SG的源端金属插塞下端到SG栅极多晶硅的距离，从而减小SF的漏端接出点到SG的源端接出点的距离，由于SG源端不会接工作电压没有漏电的影响，所以既能保持GIDL电流，又能降低寄生电阻，在不改变其有效尺寸的情况下，能在缩减SF和SG组合结构面积的同时降低寄生电阻效应。
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公开(公告)号：CN119907243A
公开(公告)日：2025-04-29
申请号：CN202311413739.0
申请日：2023-10-27
Applicant: 上海华力集成电路制造有限公司
IPC: H10B41/35 , H01L21/764
Abstract: 本发明公开了一种NOR闪存制造方法，先先形成漏区槽及外围隔离槽并填充沟槽隔离氧化物，之后形成源区槽，再进行SiH4层淀积；由于SiH4填充性差，在间隙较小的源区槽处可以形成空气间隙，此时由于存储区的漏区的漏区槽及逻辑区处的外围隔离槽均已经被填充完成，不会受到影响。本发明的NOR闪存制造方法，基于源端后制备工艺形成NOR闪存源端空气间隙，能同时保证漏端填充良好，从而能减小源端多晶硅栅之间的耦合效应，减弱两侧多晶硅栅之间的耦合效应，提升NOR闪存的性能以及可靠性。
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公开(公告)号：CN115274650B
公开(公告)日：2025-01-28
申请号：CN202210669460.8
申请日：2022-06-14
Applicant: 上海华力集成电路制造有限公司
IPC: H10D89/60
Abstract: 本发明提供一种具有均匀导通路径的可控低触发电压硅控整流器结构，包括P型衬底，P型衬底上形成有相邻的N阱和P阱；N阱上设有依次间隔分布的第、二浅沟槽隔离，第一、二浅沟槽隔离间形成有第一N型离子注入层，第二浅沟槽隔离的一侧形成有第一栅极、第一、二P型离子注入层；P阱上设有依次间隔分布的第三、四浅沟槽隔离，第三、第四浅沟槽隔离间形成有第三P型离子注入层；第二P型离子注入层和第二N型离子注入层间设有第五浅沟槽隔离，使得第二P型离子注入层和第二N型离子注入层两者相靠近的一侧分别交叉对半横跨过N阱和P阱的交界处。本发明可以降低触发电压；提高维持电压；调整触发电压。
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公开(公告)号：CN119133105A
公开(公告)日：2024-12-13
申请号：CN202411310961.2
申请日：2024-09-19
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/8234
Abstract: 本发明公开了一种改善中高压器件可靠性的方法，将Spacer1工艺、IOR工艺和SAB工艺三张光罩版图优化，在不增加成本的前提下，能提高器件性能，改进在于利用第一隔离光罩保护高压区的栅极开槽,同时定义中压区源漏到沟道宽度，源漏到沟道宽度大于第二隔离的宽度，执行隔离刻蚀，保留高压区栅极开槽和中压区源漏靠近沟道的第一隔离；按现有技术执行后续至执行至IOR工艺时，利用IOR光罩遮盖住低压区和高压区，中压区打开，对中压区有源区氧化层进行刻蚀，利用中压区第一隔离作为硬掩模，去除源漏注入区氧化层；按现有技术执行后续至执行至SAB工艺，利用SAB光罩遮挡高压区的栅极开槽。
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公开(公告)号：CN117133788A
公开(公告)日：2023-11-28
申请号：CN202311270337.X
申请日：2023-09-27
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/146
Abstract: 本发明提供一种CMOS图像传感器的双接触孔的形成方法，包括：提供一半导体结构；于半导体结构的表面形成自对准硅化物阻挡层及刻蚀阻挡层；于刻蚀阻挡层的表面形成层间介质层；刻蚀自对准硅化物阻挡层、刻蚀阻挡层及层间介质层以形成第一接触孔；于第一接触孔的底部形成Ti‑silicide层，并于其侧壁形成Ti层；于Ti‑silicide层及Ti层的表面形成第一TiN层，并于第一接触孔内填充第一填充层；于层间介质层的表面及第一填充层的表面形成硬掩膜层；刻蚀层间介质层及硬掩膜层以形成第二接触孔；于第二接触孔内填充第二填充层。通过本发明解决了以现有的工艺制备的接触孔易导致图像成像质量较差的问题。
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公开(公告)号：CN117096023A
公开(公告)日：2023-11-21
申请号：CN202311085944.9
申请日：2023-08-25
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/28 , H01L27/02 , H01L29/423
Abstract: 本发明提供一种基于高K金属栅平台的poly电阻形成方法，提供衬底，在衬底上形成有poly电阻区和器件区，poly电阻区与器件区上均形成有伪栅多晶硅层，伪栅多晶硅层的侧壁均形成有侧墙结构，在衬底上形成覆盖伪栅多晶硅层、侧墙结构的第一刻蚀停止层，形成覆盖第一刻蚀停止层的零层间介质层，研磨零层间介质层至伪栅多晶硅层裸露；在零层间介质层、伪栅多晶硅层上形成硬掩膜层，之后在硬掩膜层上形成第一光刻胶层，光刻打开第一光刻胶层使得poly电阻区中的硬掩膜层选择性地裸露，刻蚀去除裸露的硬掩膜层。本发明在高K金属栅制造工艺中为电路设计提供更多阻值选择，为设计复晶硅熔线结构的一次性写入提供了可行性。
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公开(公告)号：CN116544115A
公开(公告)日：2023-08-04
申请号：CN202310397134.0
申请日：2023-04-13
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/417 , H01L29/06
Abstract: 本申请提供一种半导体器件的制备方法及半导体器件，所述方法包括：步骤S1，提供一衬底，其上形成有栅极结构和隔离结构，衬底分为第一区域和第二区域；步骤S2，形成第一侧墙材料层，覆盖栅极结构和隔离结构；步骤S3，形成第二侧墙材料层，覆盖第一侧墙材料层；步骤S4，去除位于第二区域的第二侧墙材料层；步骤S5，重复实施步骤S3和步骤S4，直至在第一区域形成的第二侧墙材料层的厚度和第一侧墙材料层的厚度的总和满足位于第一区域的栅极结构两侧的侧墙的预设厚度的要求；步骤S6，刻蚀第二侧墙材料层和第一侧墙材料层。通过调节在衬底的不同区域形成的第二侧墙材料层的厚度，可以在不同区域形成厚度不同的栅极侧墙，降低器件漏电。
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公开(公告)号：CN116406163A
公开(公告)日：2023-07-07
申请号：CN202310424147.2
申请日：2023-04-19
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种闪存器件的形成方法，方法包括：提供一半导体衬底，半导体衬底分为存储区与逻辑区，存储区包括源区区域及漏区区域，且位于存储区的半导体衬底内形成有存储浅沟槽；利用自对准注入工艺形成源区；于位于逻辑区的半导体衬底内形成外围浅沟槽；于存储浅沟槽及外围浅沟槽内形成填充层；于半导体衬底的存储区及逻辑区形成栅氧化层；于位于存储区的栅氧化层的表面形成第一栅极结构，并于位于逻辑区的栅氧化层的表面形成第二栅极结构；通过刻蚀第一栅极结构形成存储多晶硅栅，并通过刻蚀第二栅极结构形成外围多晶硅栅；通过离子注入工艺形成漏区。通过本发明解决了以现有的方法形成闪存器件时易产生光刻胶残留的问题。
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公开(公告)号：CN114023639A
公开(公告)日：2022-02-08
申请号：CN202111238557.5
申请日：2021-10-25
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/28
Abstract: 本发明提供一种改善金属栅研磨凹陷的工艺方法，提供位于基底上的栅氧层，在基底上依次形成多晶硅层以及位于多晶硅层上的叠层；多晶硅层和所述叠层覆盖栅氧层；刻蚀叠层和多晶硅层形成伪栅极；沉积覆盖伪栅极和基底上表面的层间介质层；之后去除伪栅极，形成凹槽；用金属填充凹槽，填充金属后的凹槽形成金属栅；刻蚀凹槽内的金属，形成多个由金属条相互隔离的狭槽；且刻蚀停留在金属上，使金属下的所述栅氧层未被暴露；在狭槽内填充氧化物；研磨填充氧化物后的基底上表面，使得金属栅表面平坦。本发明在金属栅研磨工艺中起到防止凹陷的作用，并且无需将多晶硅刻穿，栅氧层不会暴露，有效杜绝后续工艺引入的各种可能缺陷源，改善了器件可靠性。
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公开(公告)号：CN112071802A
公开(公告)日：2020-12-11
申请号：CN202010895022.4
申请日：2020-08-31
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/762 , H01L21/67
Abstract: 本发明涉及一种晶圆键合工艺中预防空洞缺陷的方法及其装置，通过多次氧化物沉积、多次研磨，彻底消除突起特别是电性测试扎针产生的薄膜突起，达到消除晶圆键合空洞缺陷隐患的目的，提高产品质量及合格成品效率。
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