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公开(公告)号：CN119997635A
公开(公告)日：2025-05-13
申请号：CN202311474748.0
申请日：2023-11-07
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明公开了一种CIS像素读出结构，SF和SG采用非对称侧墙结构，可以在SF的漏端金属插塞下端到SF栅极多晶硅的距离不变的同时，减小SG的源端金属插塞下端到SG栅极多晶硅的距离，从而减小SF的漏端接出点到SG的源端接出点的距离，由于SG源端不会接工作电压没有漏电的影响，所以既能保持GIDL电流，又能降低寄生电阻，在不改变其有效尺寸的情况下，能在缩减SF和SG组合结构面积的同时降低寄生电阻效应。
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公开(公告)号：CN117133788A
公开(公告)日：2023-11-28
申请号：CN202311270337.X
申请日：2023-09-27
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/146
Abstract: 本发明提供一种CMOS图像传感器的双接触孔的形成方法，包括：提供一半导体结构；于半导体结构的表面形成自对准硅化物阻挡层及刻蚀阻挡层；于刻蚀阻挡层的表面形成层间介质层；刻蚀自对准硅化物阻挡层、刻蚀阻挡层及层间介质层以形成第一接触孔；于第一接触孔的底部形成Ti‑silicide层，并于其侧壁形成Ti层；于Ti‑silicide层及Ti层的表面形成第一TiN层，并于第一接触孔内填充第一填充层；于层间介质层的表面及第一填充层的表面形成硬掩膜层；刻蚀层间介质层及硬掩膜层以形成第二接触孔；于第二接触孔内填充第二填充层。通过本发明解决了以现有的工艺制备的接触孔易导致图像成像质量较差的问题。
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公开(公告)号：CN117059575A
公开(公告)日：2023-11-14
申请号：CN202311007104.0
申请日：2023-08-10
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/8238
Abstract: 本发明提供一种改善高压器件隔离效果的方法，提供衬底，在衬底上的高压器件区的有源区上形成预设深度的凹槽；在衬底上的高压器件区的有源区上形成STI，STI位于凹槽的边缘处，使得高压器件区的有源区上的STI沟槽深度为目标值。本发明能够较好解决高压器件区中STI沟槽深度降低的问题，提高了隔离效果，改善了器件的性能。
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公开(公告)号：CN116209261A
公开(公告)日：2023-06-02
申请号：CN202310172579.9
申请日：2023-02-27
Applicant: 上海华力集成电路制造有限公司
IPC: H10B41/30 , H01L21/28 , H01L29/423
Abstract: 本发明公开了一种金属浮栅存储器，具有金属浮栅侧壁结构，金属浮栅侧壁结构包括：自对准形成于第一栅极沟槽侧面的第一氧化层以及第二氮化层并叠加形成第一侧侧墙。以第二氮化层的第二侧面为自对准条件对底部的半导体衬底进行刻蚀形成的第二凹槽。第三隧穿氧化层自对准形成在第二氮化层的第二侧面和底部的第二凹槽的侧面并延伸到第二凹槽的底部表面。金属浮栅自对准形成在第三隧穿氧化层的第二侧面，在金属浮栅的第二侧面形成有第二侧侧墙，由第四氧化层、第五氮化层、第六氧化层和第七氮化层叠加而成。金属浮栅侧壁结构呈ONO‑金属浮栅‑ONON结构。本发明还提供一种金属浮栅存储器的制造方法。本发明能降低金属浮栅周围的氧含量从而改善器件的擦除性能。
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公开(公告)号：CN114999906A
公开(公告)日：2022-09-02
申请号：CN202210719922.2
申请日：2022-06-23
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/28 , H01L29/423
Abstract: 本发明提供一种存储器浮栅的制作方法，提供衬底，衬底上形成有有源区，有源区上形成有多个浮栅结构，之后在衬底上形成覆盖浮栅结构的隧穿氧化层；在浮栅结构上形成自下而上依次堆叠的无定形硅层、氮化钛层和第一掩膜层；通过光刻定义出存储区域和非存储区域，刻蚀去除裸露的第一掩膜层，去除光刻胶层，之后刻蚀去除非存储区域上的氮化钛层和无定形硅层；形成覆盖剩余第一掩膜层的第二掩膜层；刻蚀去除部分第一、二掩膜层，使得剩余的第一、二掩膜层或第一掩膜层保留在隧穿氧化层的侧壁。本发明通过在现有金属浮栅淀积之前先淀积一层无定形硅，形成合浮栅，降低势垒，从而实现降低擦除电压的目的。
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Patent Agency Ranking
公开(公告)号：CN114695122A
公开(公告)日：2022-07-01
申请号：CN202210170197.8
申请日：2022-02-24
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/336 , H01L29/423
Abstract: 本发明提供一种超薄金属栅的制造方法，提供衬底，衬底上形成有浮栅结构，浮栅结构包括存储区域和非存储区域；形成覆盖浮栅结构的第一薄膜以及在第一薄膜上的第一复合薄膜层；在衬底形成覆盖氧化层的光刻胶层，光刻打开光刻胶层使得非存储区域上的第一复合薄膜层裸露；刻蚀裸露出的第一复合薄膜层；刻蚀存储区域中的第一复合薄膜层；去除光刻胶层，之后在衬底形成覆盖有第一薄膜和剩余的第一复合薄膜层的第二复合薄膜层；刻蚀第一薄膜、剩余的第一、第二复合薄膜层。本发明在氮化钛层上形成了多层保护层，在后续高温工艺步骤保护氮化钛层，使氮化钛层连续，改善了器件的性能。
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公开(公告)号：CN119486249A
公开(公告)日：2025-02-18
申请号：CN202411589178.4
申请日：2024-11-07
Applicant: 上海华力集成电路制造有限公司
IPC: H10D84/03
Abstract: 本申请提供一种改善STI上不同厚度栅氧交界处形貌的方法，包括：步骤一，提供一衬底，衬底上形成有浅沟槽隔离，在衬底上形成栅氧化层；步骤二，形成光刻胶掩膜层后，刻蚀露出的栅氧化层；步骤三，修整光刻胶掩膜层，以调整光刻胶掩膜层的边界；步骤四，再次刻蚀露出的栅氧化层；步骤五，去除光刻胶掩膜层后，在衬底上形成栅极。通过对栅氧化层上形成的光刻胶掩膜层的多次修整逐步调整光刻胶掩膜层的边界，每次修整后均实施一次对栅氧化层的刻蚀，可以获得形貌平缓的栅氧交界，减少后续工艺在栅氧交界处形成的残留，进而提升器件性能。
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公开(公告)号：CN119403211A
公开(公告)日：2025-02-07
申请号：CN202411547614.1
申请日：2024-10-31
Applicant: 上海华力集成电路制造有限公司
IPC: H10D84/03
Abstract: 本发明提供一种虚设图形的形成方法及利用其改善缺陷的方法，方法包括：提供一目标层图形，其包括第一图形及第二图形，其中，第一图形形成于中压器件区，第二图形形成于低压器件区；对第一图形进行第一次扩大得到第一扩大图形；对第一图形进行第二次扩大得到第二扩大图形，且第二次扩大的程度小于第一次扩大的程度；从第一扩大图形减除第二扩大图形以得到一环形的虚设图形；将虚设图形套设添加于第一图形的外围以得到新目标层图形；其中，虚设图形用于在晶圆上形成有源区，且所形成的有源区位于中压器件区及低压器件区之间。通过本发明解决了现有的在低压器件区与中压器件区之间易形成沟槽缺陷的问题。
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公开(公告)号：CN116847653A
公开(公告)日：2023-10-03
申请号：CN202310538539.1
申请日：2023-05-12
Applicant: 上海华力集成电路制造有限公司
IPC: H10B41/30 , H01L21/324 , H01L21/265 , H01L21/768
Abstract: 本发明提供一种改善金属浮栅存储器读取性能的方法，半导体结构包括多个凹槽，凹槽之间填充有覆盖多晶硅结构的氧化物；依次沉积隧穿氧化层、ALD TiN层和第一ALD氧化层；光刻定义出存储区；去除非存储区上的第一ALD氧化层、ALD TiN层和隧穿氧化层；沉积第二ALD氧化层；去除存储区氧化物上表面及存储区的凹槽底部的第二ALD氧化层、第一ALD氧化层、ALD TiN层和隧穿氧化层；并去除非存储区的氧化物上表面及凹槽底部的第二ALD氧化层；对半导体结构进行高温热处理，并进行第一次离子注入；对半导体结构的表面进行预处理，以改善半导体结构中异质结的界面状态；在半导体结构表面沉积TiN阻挡层；在存储区和非存储区的凹槽内填充钨。
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公开(公告)号：CN116799045A
公开(公告)日：2023-09-22
申请号：CN202310288241.X
申请日：2023-03-22
Applicant: 上海华力集成电路制造有限公司
IPC: H01L29/423 , H10B41/47 , H01L29/40
Abstract: 本发明提供一种改善超薄金属浮栅连续性的方法，半导体结构包括多个凹槽，沉积隧穿氧化层覆盖凹槽表面；在隧穿氧化层上依次淀积第一ALD SiN层、浮栅TiN层、第一ALD氧化层；光刻定义出存储区；去除非存储区上的第一ALD氧化层和浮栅TiN层；去除存储区上的第一ALD氧化层及存储区的凹槽侧壁以外的浮栅TiN层；在半导体结构上依次沉积第二ALD SiN层、第二ALD氧化层、氮化硅层；去除半导体结构上表面及沟槽底部的氮化硅层、第二ALD氧化层、第二ALD SiN层、第一ALD SiN层及隧穿氧化层，将沟槽的底部及半导体结构表面露出。本发明的方法从工艺集成的角度，便于实现和现有工艺的兼容，而且易于在工艺上实现。
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