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公开(公告)号：CN117241583A
公开(公告)日：2023-12-15
申请号：CN202310612200.1
申请日：2023-05-29
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种改善GIDL效应的SONOS嵌入式闪存结构，包括衬底，衬底上的有源区上利用离子注入形成有漏区以及位于漏区两侧的第一、二源区；漏区至第一源区上形成有栅氧化层；第二源区至漏区、第一源区之间一区域形成有ONO层，ONO层由自下而上的第一氧化层、氮化层、第二氧化层组成；第二源区、漏区之间的ONO层上形成有控制栅；第一源区、漏区之间的ONO层以及栅氧化层上形成选择栅，ONO层延伸至选择栅的内部。本发明的ONO层延伸至所述选择栅的内部，通过增加选择栅源端一侧薄膜厚度，降低了电场强度，从而抑制GIDL效应，降低漏电流。
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公开(公告)号：CN112071802B
公开(公告)日：2023-08-11
申请号：CN202010895022.4
申请日：2020-08-31
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/762 , H01L21/67
Abstract: 本发明涉及一种晶圆键合工艺中预防空洞缺陷的方法及其装置，通过多次氧化物沉积、多次研磨，彻底消除突起特别是电性测试扎针产生的薄膜突起，达到消除晶圆键合空洞缺陷隐患的目的，提高产品质量及合格成品效率。
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公开(公告)号：CN114497047A
公开(公告)日：2022-05-13
申请号：CN202210097233.2
申请日：2022-01-27
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/11521 , H01L27/11517
Abstract: 本发明提供一种浮栅型闪存器的制造方法，提供半导体结构，包括存储阵列以及与存储阵列处于相邻位置的逻辑区域；之后对存储阵列的硅进行回刻；生长栅极氧化物；沉积浮栅覆盖半导体结构；沉积氧化硅；之后去除逻辑区域的浮栅和氧化硅；沉积氮化硅覆盖存储阵列和逻辑区域；之后在存储阵列和逻辑区域分别形成STI并进行表面平坦化；去除氮化硅和氧化硅。本发明在现有的Si回刻基础上进一步提高回刻量，通过控制回刻厚度，保证后续Al CMP工艺时存储阵列和逻辑区域的高度接近，并在栅极氧化物和浮栅沉积之后继续沉积一层氧化硅，使STI CMP时存储阵列和逻辑区域的高度接近，STI CMP完成后通过刻蚀工艺除去这一层氧化硅，并继续完成后续标准工艺。
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公开(公告)号：CN115732518A
公开(公告)日：2023-03-03
申请号：CN202111010037.9
申请日：2021-08-31
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/146
Abstract: 本发明公开了一种背照式CMOS图像传感器的隔离槽结构，像素区中形成有多个像素单元，每一个像素单元都单独形成于一个有源区中。各像素单元中包括：一个光电二极管和一个单元隔离槽结构。在各有源区中形成有由5个以上的第一单元沟槽形成的第一单元沟槽组合结构，单元隔离槽结构形成于第一单元沟槽组合结构的第一单元沟槽中，第一单元沟槽纵向穿过光电二极管的N型区或者位于光电二极管的N型区中；在俯视面上，第一单元沟槽组合结构中的各第一单元沟槽的第一端向有源区的中心汇聚以及第二端向有源区的边缘方向发散并分割出多个有源区子块。本发明能增加有源区内的光程，提高红光量子效率，有利于器件尺寸缩小。
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Patent Agency Ranking
公开(公告)号：CN113644082A
公开(公告)日：2021-11-12
申请号：CN202110819589.8
申请日：2021-07-20
Applicant: 上海华力集成电路制造有限公司
IPC: H01L27/146
Abstract: 本发明提供一种改善CIS像素之间光学干扰的金属网格结构和工艺方法，位于同一基底上由隔离区相互隔离的多个光电二极管；形成于光电二极管和隔离区上的氧化层；氧化层内嵌有金属网格；金属网格由多个金属块排列组成，其中每一个金属块相应位于一个隔离区的正上方，并且金属网格底部与隔离区上表面之间的氧化层作为隔离氧化层；隔离氧化层的厚度为本发明在光电二极管上方形成氧化层之后，采用氧化层刻蚀的方法形成位于深沟槽隔离区上方的凹槽，之后对凹槽填充氧化物，减小了金属网格与光电二极管之间的隔离氧化层的厚度，改善了相邻光电二极管之间的光学串扰，提高了器件性能。
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公开(公告)号：CN116564818A
公开(公告)日：2023-08-08
申请号：CN202310562144.5
申请日：2023-05-18
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/792
Abstract: 本发明提供一种SONOS器件的制作方法，提供硅基底，在硅基底上形成隧穿氧化层；在隧穿氧化层上形成氮化硅层；在氮化硅层上形成偶极子层；在偶极子层上形成绝缘层；在绝缘层上形成多晶硅控制栅。伴随着外加电场的增加，偶极子的倾斜角度也会同步增加，从而辅助编程和擦除过程中的量子隧穿效率，降低量子隧穿需要的电源电压，外电场撤去之后，偶极子剩余电场还会保留极性，从而让电荷更稳定的被保留在SIN存贮层，有利于存储器数据保持的可靠性。通过制造电偶极子来提升SIN捕获电子的能力与密度，从而提升存储器器件性能。
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公开(公告)号：CN116507130A
公开(公告)日：2023-07-28
申请号：CN202310539336.4
申请日：2023-05-12
Applicant: 上海华力集成电路制造有限公司
IPC: H10B43/40 , H10B43/30 , H01L29/08 , H01L21/336
Abstract: 本发明提供一种改善SONOS存储器GIDL漏电的方法，提供半导体结构，半导体结构包括：基底上的区域包括SONOS器件区域和Core器件区域；位于基底上的栅氧层；SONOS器件区域和Core器件区域的栅氧层上分别形成有栅极结构；半导体结构上形成有覆盖所述栅极结构的氧化层，同时氧化层覆盖于栅极结构之外的栅氧层上；在氧化层上沉积SiN层；定义SONOS器件区域的LDD注入区，按LDD注入区将SONOS器件区域上除栅极结构侧壁之外的SiN层去除，依附于SONOS器件区域的栅极结构侧壁的SiN层形成为侧墙；沿侧墙在SONOS器件区域的LDD注入区进行离子注入；去除侧墙，之后去除Core器件区域的SiN层。在SONOS器件区域形成SIN侧墙，减少SONOS LDD注入区与其栅极结构的下方的栅氧层的交叠区域，达到减少GIDL漏电的目的。
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公开(公告)号：CN114530382A
公开(公告)日：2022-05-24
申请号：CN202210085527.3
申请日：2022-01-24
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/792
Abstract: 本发明提供一种SONOS器件的制作方法，提供衬底，在衬底上形成隧穿氧化层；在隧穿氧化层上重复形成多个由氮化硅层和氧化层构成的复合层；在多个复合层上形成绝缘层；在绝缘层上形成控制栅。本发明通过制造多层氮化硅陷阱层制造出多级的陷阱能级，可以提高深陷阱能级的比例，增加电荷被限制在深陷阱中的保留时间，从而提升器件的可靠性。
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公开(公告)号：CN112071802A
公开(公告)日：2020-12-11
申请号：CN202010895022.4
申请日：2020-08-31
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/762 , H01L21/67
Abstract: 本发明涉及一种晶圆键合工艺中预防空洞缺陷的方法及其装置，通过多次氧化物沉积、多次研磨，彻底消除突起特别是电性测试扎针产生的薄膜突起，达到消除晶圆键合空洞缺陷隐患的目的，提高产品质量及合格成品效率。
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