公开(公告)号：CN1153302C

公开(公告)日：2004-06-09

申请号：CN97109797.6

申请日：1997-05-07

Applicant: 三菱电机株式会社

Inventor： 前川繁登 ,  一法师隆志 ,  岩松俊明 ,  前田茂伸 ,  金逸中 ,  塘一仁 ,  栗山祐忠 ,  石垣佳之 ,  浮田求 ,  堤聪明

IPC: H01L29/786 ,  H01L21/336 ,  H01L27/11

CPC classification number: H01L29/78609 ,  H01L27/124 ,  H01L29/41733 ,  H01L29/458 ,  H01L29/66757 ,  H01L29/78618 ,  H01L29/78624 ,  H01L29/78639

Abstract: 提供一种能防止在具有连接导电类型不同的多晶硅层结构的薄膜晶体管中由于杂质扩散引起的不良后果的薄膜晶体管及其制造方法。用多晶硅在第2氧化膜4的表面上整体地形成漏极6、沟道7、源极8。漏极6通过到达衬垫层3(第2多晶半导体层)的上表面而形成的接触孔5连接在衬垫层3上。而且在位于接触孔5(开口部)的底部的衬垫层3上形成硼注入区BR。

公开(公告)号：CN1209650A

公开(公告)日：1999-03-03

申请号：CN98107365.4

申请日：1998-04-27

Applicant: 三菱电机株式会社

Inventor： 岩松俊明

IPC: H01L21/76

CPC classification number: H01L27/1203 ,  H01L21/76229 ,  H01L21/76232 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/84 ,  H01L23/544 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种能以高精度进行定位而不使性能恶化的半导体装置及其制造方法。只在与整个定位标记区域11A及沟槽10C对应的埋入氧化硅膜2上形成抗蚀图案51,采用干法蚀刻进行预蚀刻处理,将存储单元区域11B的整个表面及外围电路区域11C的一部分上的氧化硅膜2除去规定部分。进行CMP处理,进一步将氧化硅膜3及氮化硅膜4除去,在氧化硅膜2A的最上部与最下部表面之间形成高低差,从而形成定位标记。

公开(公告)号：CN118786531A

公开(公告)日：2024-10-15

申请号：CN202280092813.0

申请日：2022-03-03

Applicant: 三菱电机株式会社

Inventor： 小山皓洋 ,  岩松俊明

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/739

Abstract: 半导体装置具备：场绝缘膜（10），与形成于终端沟槽（7）的第1栅极电极（9）相接，覆盖在栅极沟槽（6）的延伸方向上离栅极沟槽（6）远的一方的终端沟槽上端角部（7a）的上方地从终端沟槽（7）的内侧到外侧而形成，厚度比栅极绝缘膜（8）的厚度厚；以及第2栅极电极（13），与场绝缘膜（10）之上和形成于终端沟槽（7）的第1栅极电极（9）之上相接，在栅极沟槽（6）的延伸方向上从终端沟槽（7）的内侧到外侧而承载到场绝缘膜（10），通过该结构，能够防止在栅极引出部（70）形成于离活性区域（40）远的一方的终端沟槽上端角部（7a）的栅极绝缘膜（8）破坏。

公开(公告)号：CN115004342A

公开(公告)日：2022-09-02

申请号：CN202080094157.9

申请日：2020-01-27

Applicant: 三菱电机株式会社

Inventor： 川畑直之 ,  永久雄一 ,  田中贵规 ,  岩松俊明

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/205 ,  H01L21/265 ,  H01L29/06 ,  H01L29/12 ,  H01L29/861 ,  H01L29/868

Abstract: 本公开的目的在于提供一种生产性优良且抑制在体二极管中流过大电流时的特性劣化的碳化硅半导体装置。包括SiC基板(10)、缓冲层(11)以及漂移层(12)的构造体在俯视时被划分成在对SiC‑MOSFET(101)施加电压时流过电流的活性区域(13)和比活性区域(13)更靠外周侧的耐压保持区域(14)，活性区域(13)在俯视时被划分成中央部的第1活性区域(15)、和第1活性区域(15)与耐压保持区域(14)之间的第2活性区域(16)。第2活性区域(16)以及耐压保持区域(14)中的少数载流子的寿命比第1活性区域(13)中的少数载流子的寿命短。

公开(公告)号：CN100370615C

公开(公告)日：2008-02-20

申请号：CN200510052500.0

申请日：2001-12-14

Applicant: 三菱电机株式会社

Inventor： 松本拓治 ,  前田茂伸 ,  岩松俊明 ,  一法师隆史

IPC: H01L27/12

CPC classification number: H01L29/78615 ,  H01L21/76264 ,  H01L21/84 ,  H01L27/11 ,  H01L27/1112 ,  H01L27/1203 ,  H01L29/66772 ,  H01L29/78654 ,  Y10S257/904

Abstract: 本发明的目的是得到能以良好的稳定性固定由部分隔离区进行了元件隔离的元件形成区中的体区的电位的SOI(绝缘体上的硅)结构的半导体装置。解决方法是在由部分氧化膜(31)进行了元件隔离的元件形成区中形成由源区(51)，漏区(61)和H栅电极(71)构成的MOS晶体管。在H栅电极(71)中，利用左右(图中上下)的“I”，导电性地隔离在源区(51)和漏区(61)上在栅宽W方向上邻接地形成的体区(13)与漏区(61)和源区(51)，中央的“-”起到原来的MOS晶体管的栅电极的功能。

公开(公告)号：CN1832178A

公开(公告)日：2006-09-13

申请号：CN200610009573.6

申请日：2001-02-13

Applicant: 三菱电机株式会社

Inventor： 松本拓治 ,  岩松俊明 ,  平野有一

IPC: H01L27/12 ,  H01L21/84

CPC classification number: H01L21/76264 ,  H01L21/3143 ,  H01L21/3185 ,  H01L21/76283 ,  H01L21/84

Abstract: 本发明的目的在于得到一种在具备PT I结构的隔离绝缘膜的半导体装置中抑制衬底浮游效应、隔离特性和耐压提高了的半导体装置及其制造方法。其解决方法是在覆盖形成于半导体层的表面上的元件的上表面的层间绝缘膜之间形成氮化硅膜。

公开(公告)号：CN1187811C

公开(公告)日：2005-02-02

申请号：CN00131437.8

申请日：2000-10-18

Applicant: 三菱电机株式会社

Inventor： 岩松俊明 ,  一法师隆志 ,  松本拓治

IPC: H01L21/76 ,  H01L21/00

CPC classification number: H01L21/84 ,  H01L21/76264 ,  H01L21/76281 ,  H01L21/76283 ,  H01L27/1203

Abstract: 本发明提供一种包含不加厚栅氧化膜而防止了栅氧化膜的绝缘破坏的的MOS晶体管的半导体装置及其制造方法。合并隔离氧化膜(BT1)的栅电极(GT13)一侧的部分贯通SOI层(3)到达埋入氧化膜(2)，而栅电极(GT12)一侧的部分成为在其下部具有阱区的剖面形状。而且，合并隔离氧化膜(BT1)的端部边缘部的形状成为LOCOS隔离氧化膜中的鸟翅状。其结果，栅氧化膜(G012)和(G013)的端部边缘部的部分的厚度在局部变厚。

公开(公告)号：CN1118868C

公开(公告)日：2003-08-20

申请号：CN98105764.0

申请日：1998-03-23

Applicant: 三菱电机株式会社

Inventor： 前田茂伸 ,  岩松俊明 ,  前川繁登 ,  一法师隆志 ,  山口泰男 ,  平野有一

IPC: H01L21/76

CPC classification number: H01L21/765

Abstract: 以提供解决了由场屏蔽(FS)绝缘层引起的器件的工作特性和可靠性降低的半导体器件作为第1目的，以提供防止了起因于制造过程而发生的栅氧化膜的破损的半导体器件作为第2目的，以提供防止了起因于FS电极的材料质量而发生的与栅电极的短路的半导体器件作为第3目的。通过在FS电极(5)的上表面上形成FS上部氮化膜(15)，在制造工序中，即使在局部几乎除去FS上部氧化膜(41)的情况下，也可防止FS电极(5)的上表面露出。

公开(公告)号：CN1204146A

公开(公告)日：1999-01-06

申请号：CN98105764.0

申请日：1998-03-23

Applicant: 三菱电机株式会社

Inventor： 前田茂伸 ,  岩松俊明 ,  前川繁登 ,  一法师隆志 ,  山口泰男 ,  平野有一

IPC: H01L21/76

CPC classification number: H01L21/765

Abstract: 以提供解决了由FS绝缘层引起的器件的工作特性和可靠性降低的半导体器件作为第1目的,以提供防止了起因于制造过程而发生的栅氧化膜的破损的半导体器件作为第2目的,以提供防止了起因于FS电极的材料质量而发生的与栅电极的短路的半导体器件作为第3目的。通过在FS电极5的上表面上形成FS上部氮化膜15,在制造工序中,即使在局部几乎除去FS上部氧化膜41的情况下,也可防止FS电极5的上表面露出。

公开(公告)号：CN119769193A

公开(公告)日：2025-04-04

申请号：CN202280099413.2

申请日：2022-09-07

Applicant: 三菱电机株式会社

Inventor： 小山皓洋 ,  岩松俊明

IPC: H10D30/60 ,  H10D62/10 ,  H10D12/00 ,  H10D30/01

Abstract: 半导体装置具备：形成于激活区域(50)的栅极沟槽(22)；形成于栅极沟槽(22)内的栅极绝缘膜(10)及栅极电极层(11)；形成于覆盖栅极电极层(11)的层间绝缘膜(13)上的栅极布线电极(15)；以及在终端区域(60)形成于漂移层(2)的外部沟槽(6)。在外部沟槽(6)内形成有覆盖外部沟槽(6)的上端角部(6a)的电位固定层(8)和形成于电位固定层(8)之上的绝缘层(9)。栅极绝缘膜(10)和栅极电极层(11)延伸至外部沟槽(6)内，栅极电极层(11)通过在外部沟槽(6)内形成于层间绝缘膜(13)的接触孔而与栅极布线电极(15)连接。