公开(公告)号：CN112447726A

公开(公告)日：2021-03-05

申请号：CN202010644166.2

申请日：2020-07-07

Applicant: 三星电子株式会社

Inventor： 金孝燮 ,  金根楠 ,  金桐 ,  金奉秀 ,  金恩娥 ,  尹燦植 ,  李基硕 ,  丁贤玉 ,  韩成熙 ,  黄有商

IPC: H01L27/108 ,  H01L23/528 ,  H01L21/8242

Abstract: 提供了一种半导体装置及其制造方法。所述半导体装置包括：有源区域，由形成在基底中的器件隔离层限定；字线，被构造为穿过有源区域，字线在第一方向上延伸并且形成在基底中；位线，在字线上在与第一方向垂直的第二方向上延伸；第一接触件，将位线连接到有源区域；第一掩模，用于形成有源区域，第一掩模形成在有源区域上；以及第二掩模，第二掩模的顶表面的高度比有源区域的顶表面的高度大，第二掩模覆盖字线，其中，有源区域具有延伸为相对于第一方向形成锐角的条形形状。

公开(公告)号：CN107275283B

公开(公告)日：2020-07-21

申请号：CN201710281627.2

申请日：2013-10-18

Applicant: 三星电子株式会社

Inventor： 金根楠 ,  朴善暎 ,  廉癸憙 ,  张贤禹 ,  郑震源 ,  赵昶贤 ,  洪亨善

IPC: H01L21/768 ,  H01L27/108

Abstract: 本发明提供了半导体器件及其制造方法。在形成该半导体器件的方法中，蚀刻停止图案和分开的间隔物能够形成在位线接触的侧壁上，其中蚀刻停止图案和分开的间隔物的每个包括相对于氧化物具有蚀刻选择性的材料。能够形成存储节点接触插塞孔，使得蚀刻停止图案和分开的间隔物形成存储节点接触插塞孔的与位线接触间隔开的一部分侧壁。清洁存储节点接触插塞孔以去除形成在存储节点接触插塞孔中的自然氧化物。本发明还公开了与该方法有关的器件。

公开(公告)号：CN111354727A

公开(公告)日：2020-06-30

申请号：CN201911326698.5

申请日：2019-12-20

Applicant: 三星电子株式会社

Inventor： 金熙中 ,  金根楠 ,  黄有商

IPC: H01L27/108

Abstract: 一种制造半导体装置的方法包括：堆叠第一模塑层和第一支撑件层；通过对第一支撑件层进行蚀刻来形成第一支撑件图案，以暴露出第一模塑层；形成绝缘层以覆盖暴露的第一模塑层和第一支撑件图案；在绝缘层上堆叠第二模塑层和第二支撑件层；通过对第二支撑件层、第二模塑层、绝缘层、第一支撑件图案和第一模塑层进行干法蚀刻来形成接触孔；在接触孔内形成下电极；去除第一模塑层、第二模塑层和绝缘层；以及在下电极和第一支撑件图案上形成上电极，其中，在干法蚀刻期间，第一支撑件图案的干法蚀刻速率与绝缘层的干法蚀刻速率相同。

公开(公告)号：CN110021599A

公开(公告)日：2019-07-16

申请号：CN201910004071.1

申请日：2019-01-03

Applicant: 三星电子株式会社

Inventor： 金东完 ,  金根楠 ,  李周益

IPC: H01L27/108 ,  H01L23/528

Abstract: 一种半导体存储器件包括埋入在衬底的上部中并在第一方向上延伸的字线、以及连接到字线的字线接触插塞。字线的端部包括在第一方向上暴露的接触表面，并且字线接触插塞连接到该接触表面。

公开(公告)号：CN108155147A

公开(公告)日：2018-06-12

申请号：CN201711224331.3

申请日：2017-11-29

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  尹灿植 ,  洪镇宇 ,  金根楠 ,  金桐晤 ,  金奉秀 ,  朴济民 ,  李昊仁 ,  张成豪 ,  郑基旭 ,  黄有商

IPC: H01L21/768 ,  H01L23/528

CPC classification number: H01L27/2436 ,  H01L27/10823 ,  H01L27/10844 ,  H01L27/10876 ,  H01L27/10897 ,  H01L27/228 ,  H01L21/76838 ,  H01L23/528

Abstract: 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。

公开(公告)号：CN107275283A

公开(公告)日：2017-10-20

申请号：CN201710281627.2

申请日：2013-10-18

Applicant: 三星电子株式会社

Inventor： 金根楠 ,  朴善暎 ,  廉癸憙 ,  张贤禹 ,  郑震源 ,  赵昶贤 ,  洪亨善

IPC: H01L21/768 ,  H01L27/108

Abstract: 本发明提供了半导体器件及其制造方法。在形成该半导体器件的方法中，蚀刻停止图案和分开的间隔物能够形成在位线接触的侧壁上，其中蚀刻停止图案和分开的间隔物的每个包括相对于氧化物具有蚀刻选择性的材料。能够形成存储节点接触插塞孔，使得蚀刻停止图案和分开的间隔物形成存储节点接触插塞孔的与位线接触间隔开的一部分侧壁。清洁存储节点接触插塞孔以去除形成在存储节点接触插塞孔中的自然氧化物。本发明还公开了与该方法有关的器件。

公开(公告)号：CN119562515A

公开(公告)日：2025-03-04

申请号：CN202411048278.6

申请日：2024-08-01

Applicant: 三星电子株式会社

Inventor： 金承默 ,  李基硕 ,  金根楠 ,  李泓浚

IPC: H10B12/00

Abstract: 一种半导体装置，包括：位于衬底的单元区中的第一栅极结构，其中，衬底包括外围电路区；位于衬底的单元区上的位线结构；位于位线结构上的单元电容器结构；位于衬底的外围电路区上的去耦电容器结构；以及位于去耦电容器结构上的第二栅极结构。

公开(公告)号：CN118785703A

公开(公告)日：2024-10-15

申请号：CN202311480601.2

申请日：2023-11-07

Applicant: 三星电子株式会社

Inventor： 李泓濬 ,  金根楠 ,  金承默 ,  李基硕

IPC: H10B12/00 ,  H01L23/528

Abstract: 一种半导体器件，包括：半导体衬底，具有单元区域和外围区域，外围区域包括彼此相邻的第一区域和第二区域；第一晶体管，在第一区域上；第一布线层，在第一晶体管上；第一焊盘，在第二区域和第一区域的一部分上；第一接触插塞，在第一布线层和第一区域之间；第二接触插塞，在第一焊盘和第一区域之间；第二焊盘，在第一布线层上；第三接触插塞，在第二焊盘和第一布线层之间；以及多个第一电容器，在第二焊盘上，并且与第一晶体管竖直地重叠，因此可以提高半导体器件的可靠性和电特性。

公开(公告)号：CN118434131A

公开(公告)日：2024-08-02

申请号：CN202410069490.4

申请日：2024-01-17

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  崔贤根 ,  金根楠 ,  韩珍优

IPC: H10B12/00

Abstract: 一种半导体器件包括：下衬底；在下衬底上的下电介质结构；在下衬底和下电介质结构之间的晶体管；在下电介质结构中的下接合焊盘；在下电介质结构上的上电介质结构；在上电介质结构上的上衬底；在上衬底和上电介质结构之间的存储单元结构；以及在上电介质结构中的上接合焊盘。下接合焊盘的顶表面与上接合焊盘的底表面接触。下接合焊盘和上接合焊盘与存储单元结构重叠。

公开(公告)号：CN117177569A

公开(公告)日：2023-12-05

申请号：CN202310626945.3

申请日：2023-05-30

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金根楠 ,  金容锡 ,  金炫哲 ,  李炅奂

IPC: H10B41/20 ,  H10B43/20

Abstract: 一种半导体存储器件包括：堆叠在衬底上的第一沟道图案和第二沟道图案；设置在第一和第二沟道图案之间并沿平行于衬底的顶表面的第一方向延伸的字线；设置在字线的顶表面与第一沟道图案之间以及在字线的底表面与第二沟道图案之间的数据存储图案；在垂直于衬底的顶表面的第二方向上延伸并连接到第一和第二沟道图案的第一端部的位线；以及在第二方向上延伸并连接到第一和第二沟道图案的第二端部的源极线。