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公开(公告)号：CN113224049A
公开(公告)日：2021-08-06
申请号：CN202110161873.0
申请日：2021-02-05
Applicant: 三星电子株式会社
Abstract: 提供了包括标准单元的集成电路器件。标准单元可以包括：第一垂直场效应晶体管(VFET)，包括第一沟道区域并具有第一导电类型；以及第二VFET，包括第二沟道区域并具有不同于第一导电类型的第二导电类型。第一沟道区域和第二沟道区域中的每个可以在第一水平方向上纵向延伸，并且第一沟道区域可以在垂直于第一水平方向的第二水平方向上与第二沟道区域间隔开。
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公开(公告)号：CN113224048A
公开(公告)日：2021-08-06
申请号：CN202110155933.8
申请日：2021-02-04
Applicant: 三星电子株式会社
Inventor： 都桢湖
Abstract: 提供了包括标准单元的集成电路器件。该集成电路器件可以包括下晶体管区域和上晶体管区域。下晶体管区域可以包括下有源区域、下源极/漏极区域、以及与下源极/漏极区域交替排列的下栅极结构。上晶体管区域可以包括上有源区域、上源极/漏极区域、以及与上源极/漏极区域交替排列的上栅极结构。上栅极结构可以包括第一上栅极结构。该集成电路器件还可以包括输入线、将输入线电连接到第一上栅极结构的输入通路、以及电连接一对下源极/漏极区域或一对上源极/漏极区域的布设线。布设线的上表面可以比输入线的上表面更靠近衬底。
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公开(公告)号：CN111696981A
公开(公告)日：2020-09-22
申请号：CN202010174351.X
申请日：2020-03-13
Applicant: 三星电子株式会社
Abstract: 提供了一种用于垂直场效应晶体管(VFET)的单元架构。该单元架构包括：顶源极/漏极(S/D)接触结构，在俯视图中具有正方形形状；水平金属图案，形成在顶S/D接触结构上并在第一方向上延伸；以及垂直金属图案，发送出由VFET形成的逻辑电路的输出信号。该单元架构还包括形成在将VFET的栅极连接的栅极连接图案上的栅极接触结构，其中超级通路形成在栅极接触结构上以接收逻辑电路的输入信号。
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公开(公告)号：CN109904151A
公开(公告)日：2019-06-18
申请号：CN201811494790.8
申请日：2018-12-07
Applicant: 三星电子株式会社
Inventor： 都桢湖
Abstract: 提供了包括沿多个行对齐的多个标准单元的集成电路以及制造所述集成电路的方法。所述集成电路包括：第一标准单元，在第一行上对齐，并且包括位于导电层中的第一导电图案，第一供电电压施加到第一导电图案；第二标准单元，在与第一行相邻的第二行上对齐，并且包括位于导电层中的第二导电图案，第一供电电压施加到第二导电图案。第一导电图案与第二导电图案之间的节距可以小于通过单图案化提供的节距。
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公开(公告)号：CN107958904A
公开(公告)日：2018-04-24
申请号：CN201710962330.2
申请日：2017-10-17
Applicant: 三星电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0207 , G11C5/147 , G11C7/18 , G11C11/40 , G11C11/419 , H01L23/5286 , H01L27/105 , H01L27/11803
Abstract: 在一个实施例中，标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及第一栅极线、第二栅极线及第三栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区交叉。所述第一栅极线在所述中间区中被第一间隙绝缘层划分成上部第一栅极线及下部第一栅极线，所述第二栅极线未被划分，且所述第三栅极线在所述中间区中被第二间隙绝缘层划分成上部第三栅极线及下部第三栅极线。
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Patent Agency Ranking
公开(公告)号：CN107104101A
公开(公告)日：2017-08-29
申请号：CN201710397056.9
申请日：2015-07-22
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/092 , H01L27/118 , H01L21/336
CPC classification number: H01L27/11807 , H01L27/0207 , H01L27/0924 , H01L29/42384 , H01L29/6681 , H01L29/785 , H01L2027/11875
Abstract: 提供了一种集成电路(IC)、一种半导体装置和一种标准单元库。集成电路(IC)可包括至少一个单元，所述至少一个单元包括：多条导线，沿第一方向延伸并且沿与第一方向垂直的第二方向彼此平行；第一接触件，分别设置在所述多条导线中的至少一条导线的两侧处；以及第二接触件，设置在所述至少一条导线和第一接触件上并通过电连接到所述至少一条导线和第一接触件而形成单个节点。
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公开(公告)号：CN106407496A
公开(公告)日：2017-02-15
申请号：CN201610615043.X
申请日：2016-07-29
Applicant: 三星电子株式会社
IPC: G06F17/50 , H01L21/768
CPC classification number: G06F17/5077 , H01L27/0207 , H01L27/11807 , G06F17/5072 , G06F17/5081 , H01L21/76838
Abstract: 提供了一种设计半导体装置的布图的方法和制造半导体装置的方法。所述设计半导体装置的布图的方法包括：制造标准单元布图，包括在至少一个互连布图中安置初始管脚图案；执行布线步骤以使初始管脚图案连接到高水平互连布图；基于完成布线步骤时获得的接触信息在互连布图中产生管脚图案。管脚图案小于初始管脚图案。
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公开(公告)号：CN106057774A
公开(公告)日：2016-10-26
申请号：CN201610207159.X
申请日：2016-04-05
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
Abstract: 提供了一种半导体器件以及一种制造该半导体器件的方法。所述半导体器件包括：基板；栅电极，位于基板上；绝缘层，位于栅电极上；第一下通孔和第二下通孔，位于绝缘层中；第一下金属线和第二下金属线，设置在绝缘层上并且分别连接到第一下通孔和第二下通孔；第一上金属线和第二上金属线，设置在第一下金属线和第二下金属线上并且分别连接到第一下金属线和第二下金属线。当在平面图中观察时，第一下通孔与第二上金属线叠置，并且第二下通孔与第一上金属线叠置。
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公开(公告)号：CN118366990A
公开(公告)日：2024-07-19
申请号：CN202311743963.6
申请日：2023-12-18
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L23/48 , H01L23/528 , H01L21/8238 , G06F30/394
Abstract: 一种集成电路可以包括：栅电极，包括在第一方向上间隔开的第一栅电极和第二栅电极、以及在第一方向上间隔开的第三栅电极和第四栅电极。第二栅电极和第三栅电极接收第一控制信号，并且第一栅电极和第四栅电极接收第二控制信号。该集成电路还包括在第一栅电极和第二栅电极之间的第一漏区、以及在第三栅电极和第四栅电极之间的第二漏区，其中，第一漏区和第二漏区彼此电连接。该集成电路包括连接到第一漏区和第二漏区以及第一栅电极至第四栅电极中的至少一个的正面配线层、以及连接到第一漏区和第二漏区以及第一栅电极至第四栅电极中的至少另一个的背面配线层。
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公开(公告)号：CN118099158A
公开(公告)日：2024-05-28
申请号：CN202410099459.5
申请日：2017-10-13
Applicant: 三星电子株式会社
Abstract: 一种集成电路包括：下层，包括在第一方向上延伸的第一下部图案和第二下部图案；布置在第一下部图案上的第一通孔和布置在第二下部图案上的第二通孔；布置在第一通孔上的第一上部图案；以及布置在第二通孔上的第二上部图案，其中第一颜色被分配给第一上部图案，第二颜色被分配给第二上部图案，第一上部图案和第二上部图案在第二方向上彼此邻近，并且第一通孔布置在第一下部图案的第一边缘区域中，第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，第二边缘区域与第一边缘区域相对。
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