公开(公告)号：CN109801652A

公开(公告)日：2019-05-24

申请号：CN201811367575.1

申请日：2018-11-16

Applicant: 三星电子株式会社

Inventor： 权慧贞 ,  裴升浚 ,  李龙宰 ,  金荣植 ,  金荣柱 ,  杜粹然 ,  严允柱

IPC: G11C7/10

Abstract: 一种存储设备包括：存储单元阵列，包括存储数据的多个存储单元；第一发送器，通过第一数据线将数据发送到外部设备；以及ZQ控制器，执行ZQ校准操作以产生第一ZQ码，用于第一数据线的阻抗匹配。第一发送器基于第一时钟对第一ZQ码和第一数据进行编码，并基于第二时钟，根据编码结果来驱动第一数据线。

公开(公告)号：CN102290404A

公开(公告)日：2011-12-21

申请号：CN201110155667.5

申请日：2011-06-10

Applicant: 三星电子株式会社

Inventor： 吴台荣 ,  朴光一 ,  裴升浚 ,  梁润硕 ,  孙宁洙 ,  金始弘

IPC: H01L25/065 ,  H01L23/48 ,  H01L21/98 ,  G06K19/077

CPC classification number: H01L25/0657 ,  H01L24/16 ,  H01L24/94 ,  H01L25/50 ,  H01L2224/0557 ,  H01L2224/06131 ,  H01L2224/06135 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/30105 ,  H01L2224/05552

Abstract: 一种半导体芯片封装，包括基板、放置在基板上的第一层以及放置在第一层上并基本上类似于第一层的第二层。第一层具有第一输入/输出(I/O)电路、延伸通过第一载体主体并连接至第一输入/输出(I/O)电路的第一贯穿过孔以及与第一I/O电路不连接的第二贯穿过孔。第二层包括第二I/O电路、连接至第二I/O电路的第三贯穿过孔以及延与第二I/O电路不连接的第四贯穿过孔。第一贯穿过孔连接至第四贯穿过孔，并且第二贯穿过孔连接至第三贯穿过孔。可以通过堆叠层，改变第二层相对于第一层的取向以确保第一贯穿过孔连接至第四贯穿过孔，并且第二贯穿过孔连接至第三贯穿过孔，来制造封装。

公开(公告)号：CN117728835A

公开(公告)日：2024-03-19

申请号：CN202311214982.X

申请日：2023-09-19

Applicant: 三星电子株式会社

Inventor： 金东成 ,  郭正焕 ,  裴升浚 ,  尹治元 ,  田炳宽 ,  曹永慜

IPC: H03M1/10 ,  G11C11/4078

Abstract: 提供了ZQ校准电路、ZQ校准电路的ZQ校准方法和存储器装置。所述ZQ校准电路包括：ZQ控制器，被配置为检测其中ZQ校准被支持的多个接口模式之中的一个接口模式的结束，并且响应于所述一个接口模式结束而指示到另一接口模式的切换；ZQ引擎，被配置为通过多参考电压生成器生成与所述一个接口模式对应的第一参考电压，响应于到所述另一接口模式的切换被指示而生成与所述另一接口模式对应的第二参考电压，基于第一参考电压或第二参考电压执行ZQ校准，并且输出校准码；以及ZQ驱动器，被配置为基于校准码通过输入/输出垫输出输出信号。

公开(公告)号：CN110148434B

公开(公告)日：2024-03-08

申请号：CN201910039886.3

申请日：2019-01-16

Applicant: 三星电子株式会社

Inventor： 徐宁焄 ,  朴光一 ,  裴升浚 ,  车相彦

IPC: G11C29/42

公开(公告)号：CN109801652B

公开(公告)日：2023-09-26

申请号：CN201811367575.1

申请日：2018-11-16

Applicant: 三星电子株式会社

Inventor： 权慧贞 ,  裴升浚 ,  李龙宰 ,  金荣植 ,  金荣柱 ,  杜粹然 ,  严允柱

IPC: G11C7/10

Abstract: 一种存储设备包括：存储单元阵列，包括存储数据的多个存储单元；第一发送器，通过第一数据线将数据发送到外部设备；以及ZQ控制器，执行ZQ校准操作以产生第一ZQ码，用于第一数据线的阻抗匹配。第一发送器基于第一时钟对第一ZQ码和第一数据进行编码，并基于第二时钟，根据编码结果来驱动第一数据线。

公开(公告)号：CN109754832B

公开(公告)日：2023-06-09

申请号：CN201811218388.7

申请日：2018-10-18

Applicant: 三星电子株式会社

Inventor： 张敏洙 ,  徐恩圣 ,  裴升浚

IPC: G11C11/406

Abstract: 一种半导体存储器件包括：单元阵列，其包括用于存储数据的多个DRAM单元；以及刷新控制逻辑器件，其根据从外部提供的访问场景信息来刷新多个DRAM单元。刷新控制逻辑器件参考访问场景信息和多个DRAM单元的保留特性来确定多个DRAM单元的刷新时间，并根据所确定的刷新时间来刷新多个DRAM单元。

公开(公告)号：CN109901665A

公开(公告)日：2019-06-18

申请号：CN201811388365.0

申请日：2018-11-21

Applicant: 三星电子株式会社

Inventor： 金荣柱 ,  姜东锡 ,  权慧贞 ,  金炳喆 ,  裴升浚

IPC: G06F1/08

Abstract: 一种用于调整时钟频率的存储系统，该存储系统包括逻辑电路和锁相环(PLL)电路。逻辑电路使用第一信号确定第一时钟的第一频率并且生成用于调整第一时钟的第一频率的第二信号。锁相环电路接收第二时钟并且使用第二时钟和第二信号生成具有由逻辑电路确定的第一频率的第一时钟。当第二时钟的第二频率变化时，逻辑电路确定第一时钟的第一频率，使得由锁相环电路生成的第一时钟的第一频率基本不变化，并且基于具有由第二信号调整的第一频率的第一时钟运行。

公开(公告)号：CN109087681A

公开(公告)日：2018-12-25

申请号：CN201810599590.2

申请日：2018-06-12

Applicant: 三星电子株式会社

Inventor： 权慧贞 ,  朴光一 ,  裴升浚 ,  徐恩圣

IPC: G11C29/02

Abstract: 提供了存储器设备及其操作方法。存储器设备包括：至少一个内部电路，该内部电路包括存储单元阵列和被配置为驱动存储单元阵列的外围电路；监控逻辑，被配置为监控流入至少一个内部电路的电流并且输出监控结果；检测逻辑，被配置为基于监控结果来检测漏电流是否在至少一个内部电路中流动，并且输出检测的关于漏电流的信息；以及诊断逻辑，被配置为基于检测的信息来诊断至少一个内部电路中的错误。

公开(公告)号：CN101105695A

公开(公告)日：2008-01-16

申请号：CN200710129252.4

申请日：2007-05-10

Applicant: 三星电子株式会社

Inventor： 裴升浚 ,  朴光一 ,  张星珍

IPC: G05F1/46

CPC classification number: H03K19/017545

Abstract: 一种系统，包括多个传输线、输出相应的信号至多个传输线的每个的发射器、通过相应的传输线接收多个信号中的每个的接收器，该接收器包括：连接至传输线的连接路径；沿连接路径分布的多个终端电路；每个终端电路从连接路径接收唯一终端电压、接收相应的信号以及输出终端输入信号；包括连接至公共电压的多个参考电压发生器单元的参考电压发生器，每个参考电压发生器唯一地接收至少一个唯一终端电压和输出参考电压；以及接收相应的信号和从参考电压发生器输出的多个参考电压的适当参考电压的多个数据输入缓冲器。

公开(公告)号：CN109752636B

公开(公告)日：2022-06-21

申请号：CN201811301058.4

申请日：2018-11-02

Applicant: 三星电子株式会社

Inventor： 权慧贞 ,  裴升浚

IPC: G01R31/26

Abstract: 一种测试电路包括：第一逻辑门，接收测试信号或第一电压；第二逻辑门，接收测试信号；第三逻辑门，接收第一逻辑门的输出、第二逻辑门的输出或第二电压；第四逻辑门，接收第一逻辑门的输出或第二逻辑门的输出；以及电源电路，当第一逻辑门接收第一电压并且第三逻辑门接收第二电压时，通过向第二逻辑门和第四逻辑门供电来防止第二逻辑门和第四逻辑门被驱动。