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公开(公告)号：CN108461475B
公开(公告)日：2021-09-24
申请号：CN201810270157.4
申请日：2013-08-22
Applicant: 三星电子株式会社
IPC: H01L23/498 , H01L23/522 , H01L27/11548 , H01L27/11551 , H01L27/1157 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L27/24 , H01L21/311 , H01L21/3213 , H01L21/441 , H01L21/768
Abstract: 提供了一种三维半导体装置。所述装置可以包括顺序地堆叠在基板上以构成电极结构的电极。每个电极可以包括：连接部，从位于其上的一个电极的侧壁向外水平地突出；对齐部，具有与位于其上或其下的一个电极的侧壁共面的侧壁。这里，电极中的设置成彼此竖直邻近的至少两个电极可以以这样的方式设置，即，所述至少两个电极的对齐部具有基本对齐成彼此共面的侧壁。
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公开(公告)号：CN110993606A
公开(公告)日：2020-04-10
申请号：CN201910925868.5
申请日：2019-09-27
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种三维半导体存储器装置包括：衬底；电极结构，其包括竖直地层叠在衬底上的电极，各个电极具有焊盘部分；电极分离结构，其穿透电极结构并在第二方向上彼此隔开；以及接触插塞，其耦接到焊盘部分。接触插塞包括第一接触插塞以及在第二方向上与第一接触插塞隔开的第二接触插塞。电极分离结构包括在第一接触插塞和第二接触插塞之间的第一电极分离结构。第一接触插塞在第二方向上与第一电极分离结构隔开第一距离。第二接触插塞在第二方向上与第一电极分离结构隔开不同于第一距离的第二距离。
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公开(公告)号：CN106449648B
公开(公告)日：2019-09-17
申请号：CN201610326106.X
申请日：2016-05-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供了具有虚设通道区的垂直存储装置。所述存储装置包括：均在与基底的上表面垂直的方向上延伸的多个通道区；与通道区相邻地堆叠在基底上的多个栅电极层和多个绝缘层，每个栅电极层延伸不同的长度；以及与所述多个栅电极层的第一端相邻的多个虚设通道区，其中，基底包括形成在所述多个虚设通道区下方的基底绝缘层。
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公开(公告)号：CN108987405A
公开(公告)日：2018-12-11
申请号：CN201810223620.X
申请日：2018-03-19
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11524 , H01L27/1157 , H01L27/11578
Abstract: 可以提供一种半导体存储器件，其包括：基板，包括第一块和第二块，第一块和第二块每个具有单元阵列区域和连接区域；堆叠，包括绝缘层和栅电极并从单元阵列区域延伸到连接区域；第一单元沟道结构，在第一块的单元阵列区域中并穿过该堆叠以电连接到基板；第一虚设沟道结构，在第一块的连接区域中并穿过该堆叠；第二单元沟道结构，在第二块的单元阵列区域中并穿过该堆叠；以及第二虚设沟道结构，在第二块的连接区域中并穿过该堆叠。第一虚设沟道结构与基板电绝缘，而第二虚设沟道结构电连接到基板。
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公开(公告)号：CN107623006A
公开(公告)日：2018-01-23
申请号：CN201710429963.7
申请日：2017-06-08
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
CPC classification number: H01L27/11582 , H01L23/5283 , H01L27/11519 , H01L27/11556 , H01L27/11565 , H01L27/11568 , H01L27/11573 , H01L27/11578
Abstract: 公开了一种存储器器件。该存储器器件包括：栅极结构，包括在衬底的上表面上堆叠的多个栅电极层；多个垂直孔，沿与所述衬底的上表面垂直的方向延伸以穿过所述栅极结构；以及分别在所述多个垂直孔中的多个垂直结构，所述多个垂直结构中的每一个垂直结构包括嵌入式绝缘层以及多个彼此分离的沟道层，所述多个沟道层位于所述嵌入式绝缘层的外部。
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Patent Agency Ranking
公开(公告)号：CN107492554A
公开(公告)日：2017-12-19
申请号：CN201710432066.1
申请日：2017-06-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 本公开提供了半导体器件及其制造方法。在一个实施方式中，半导体器件包括在基板上使层间绝缘层和导电层交替的叠层。每个导电层在第一方向上延伸得少于导电层中的前一个，以限定导电层的所述前一个的着陆部分。绝缘插塞在导电层中的一个中且在着陆部分中的一个之下，并且接触插塞从着陆部分中的所述一个的上表面延伸。
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公开(公告)号：CN106449648A
公开(公告)日：2017-02-22
申请号：CN201610326106.X
申请日：2016-05-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供了具有虚设通道区的垂直存储装置。所述存储装置包括：均在与基底的上表面垂直的方向上延伸的多个通道区；与通道区相邻地堆叠在基底上的多个栅电极层和多个绝缘层，每个栅电极层延伸不同的长度；以及与所述多个栅电极层的第一端相邻的多个虚设通道区，其中，基底包括形成在所述多个虚设通道区下方的基底绝缘层。
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公开(公告)号：CN108987405B
公开(公告)日：2024-02-09
申请号：CN201810223620.X
申请日：2018-03-19
Applicant: 三星电子株式会社
Abstract: 可以提供一种半导体存储器件，其包括：基板，包括第一块和第二块，第一块和第二块每个具有单元阵列区域和连接区域；堆叠，包括绝缘层和栅电极并从单元阵列区域延伸到连接区域；第一单元沟道结构，在第一块的单元阵列区域中并穿过该堆叠以电连接到基板；第一虚设沟道结构，在第一块的连接区域中并穿过该堆叠；第二单元沟道结构，在第二块的单元阵列区域中并穿过该堆叠；以及第二虚设沟道结构，在第二块的连接区域中并穿过该堆叠。第一虚设沟道结构与基板电绝缘，而第二虚设沟道结构电连接到基板。
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公开(公告)号：CN107665895B
公开(公告)日：2023-07-04
申请号：CN201710617352.5
申请日：2017-07-26
Applicant: 三星电子株式会社
Abstract: 公开了一种垂直存储器件及其制造方法。垂直存储器件可以包括：衬底、在衬底上的栅极堆叠结构和沟道结构、以及在栅极堆叠结构与沟道结构之间的电荷俘获结构。栅极堆叠结构包括在衬底上在垂直方向上彼此交替地堆叠使得单元区域和单元间区域在垂直方向上交替地布置的导电结构和绝缘夹层结构。沟道结构在垂直方向上穿透栅极堆叠结构。电荷俘获结构和导电结构在单元区域处限定存储单元。电荷结构被构造为选择性地存储电荷。电荷俘获结构包括在单元间区域中的用于减少在垂直方向上彼此相邻的相邻存储单元之间的联接的防联接结构。
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公开(公告)号：CN108447868B
公开(公告)日：2022-07-01
申请号：CN201810189489.X
申请日：2017-05-04
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582
Abstract: 本发明提供一种半导体器件以及制造半导体器件的方法。该半导体器件包括：交替地层叠在基板上的栅电极和层间绝缘层；穿过栅电极和层间绝缘层的沟道层；以及设置在栅电极和沟道层之间在沟道层的外表面上的栅电介质层。此外，沟道层包括第一区和第二区，第一区在垂直于基板的顶表面的方向上延伸，第二区在第一区的下部分中连接到第一区并且第二区在栅电介质层的底部分下面延伸。
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