公开(公告)号：CN108987477A

公开(公告)日：2018-12-11

申请号：CN201810509771.1

申请日：2018-05-24

Applicant: 三星电子株式会社

Inventor： 田炅烨 ,  权兑勇 ,  权五成 ,  郑修然 ,  朴容喜 ,  柳宗烈

IPC: H01L29/78 ,  H01L21/336

Abstract: 可以提供一种垂直隧穿场效应晶体管(VTFET)及其方法，所述VTFET包括：从包括源极/漏极区域的衬底突出的鳍结构；所述鳍结构上的外延生长的源极/漏极结构；包括柱部的帽，所述柱部覆盖所述外延生长的源极/漏极结构的侧表面并且部分覆盖所述鳍结构的上部的侧表面；栅极绝缘体，所述栅极绝缘体覆盖所述帽的所述柱部下方的所述鳍结构的侧表面的剩余部分；所述栅极绝缘体上的功函数金属栅极；以及分离图案，所述分离图案围绕鳍结构的下部使得所述功函数金属栅极垂直地位于所述帽与所述分离图案之间，所述分离图案将所述功函数金属栅极与所述源极/漏极区域电隔离。

公开(公告)号：CN101714550A

公开(公告)日：2010-05-26

申请号：CN200910253069.4

申请日：2009-09-22

Applicant: 三星电子株式会社

Inventor： 柳正道 ,  金东赞 ,  郑圣勋 ,  崔时荣 ,  申裕均 ,  朴泰绪 ,  柳宗烈 ,  姜宗勋

IPC: H01L27/02 ,  H01L29/78 ,  H01L29/423 ,  H01L21/82 ,  H01L21/336 ,  H01L21/28 ,  H01L27/108

Abstract: 本发明提供了凹形沟道阵列晶体管、半导体器件及其制造方法。凹形沟道阵列晶体管可以包括衬底、栅极氧化层、栅极电极和源极/漏极区。衬底可以具有有源区和隔离区。凹槽可以形成在有源区中。栅极氧化层可以形成在凹槽和衬底上。栅极氧化层可以包括第一部分和在凹槽的侧表面上的第二部分，该第一部分在凹槽的侧端与有源区的侧壁之间的相交处上。第一部分的厚度可以大于第二部分的厚度的约70％。栅极电极可以形成在栅极氧化层上。源极/漏极区可以形成在衬底中。因此，凹形沟道阵列晶体管可以具有减小的泄漏电流和增大的导通电流。

公开(公告)号：CN1767205A

公开(公告)日：2006-05-03

申请号：CN200510104111.8

申请日：2005-09-16

Applicant: 三星电子株式会社

Inventor： 尹宣弼 ,  李彰原 ,  孙雄喜 ,  崔吉铉 ,  柳宗烈 ,  林东灿 ,  朴在花 ,  李柄学 ,  朴嬉淑

IPC: H01L29/41 ,  H01L29/788 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L27/11526 ,  H01L21/82345 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11546

Abstract: 一种半导体器件包括，半导体衬底上的第一导电层，第一导电层上的包括高K－介质材料的介质层，介质层上的包括掺有P型杂质的多晶硅的第二导电层，以及第二导电层上的包括金属的第三导电层。在某些器件中，在主单元区中形成第一栅极结构，第一栅极结构包括隧道氧化物层、浮栅、第一高K－介质层和控制栅。控制栅包括掺有P型杂质的多晶硅层和金属层。在主单元区外面形成第二栅极结构，第二栅极结构包括隧道氧化物层、导电层和金属层。在外围单元区中形成第三栅极结构，第三栅极结构包括隧道氧化物、导电层和具有比导电层更窄宽度的高K－介质层。也公开了方法实施例。

公开(公告)号：CN119855192A

公开(公告)日：2025-04-18

申请号：CN202411450993.2

申请日：2024-10-17

Applicant: 三星电子株式会社

Inventor： 柳宗烈 ,  金宰陖 ,  张仁圭 ,  金光俊 ,  金成焕 ,  郑智元 ,  表正常

IPC: H10D30/60 ,  H10D62/10 ,  H10D62/60 ,  H10D62/832 ,  H10D62/834

Abstract: 公开了半导体装置。所述半导体装置包括：基底；有源图案，在基底上在第一方向上延伸；多个沟道层，在有源图案上并且在垂直方向上彼此间隔开；栅极结构，与有源图案交叉，栅极结构围绕所述多个沟道层并且在与第一方向正交的第二方向上延伸；以及源极/漏极图案，在有源图案的在栅极结构的两侧上的区域上，并且具有连接到所述多个沟道层的侧表面中的每个的半导体衬层以及在半导体衬层上的半导体填充层。半导体衬层包括掺杂有第一导电类型杂质的硅锗(SiGe)。半导体填充层包括具有比半导体衬层的锗(Ge)浓度高的Ge浓度的外延层，并且外延层掺杂有Ga。

公开(公告)号：CN109786334B

公开(公告)日：2023-11-07

申请号：CN201811324293.3

申请日：2018-11-08

Applicant: 三星电子株式会社

Inventor： 张星旭 ,  金锡勋 ,  李承勋 ,  许洋 ,  柳廷昊 ,  柳宗烈 ,  曹荣大

IPC: H01L21/8238

Abstract: 提供了一种半导体器件及其形成方法。该方法可以将掺杂剂注入到衬底中以形成初始杂质区并加热衬底以将初始杂质区转换成杂质区。加热衬底可以在约800℃至约950℃的环境温度下执行约20分钟至约50分钟。该方法还可以包括在杂质区中形成第一沟槽和第二沟槽以限定有源鳍，以及分别在第一沟槽和第二沟槽中形成第一隔离层和第二隔离层。第一隔离层和第二隔离层可以暴露有源鳍的相反侧。该方法还可以包括形成在有源鳍的相反侧和上表面上延伸的栅极绝缘层，以及形成横越有源鳍的栅电极。

公开(公告)号：CN110137258A

公开(公告)日：2019-08-16

申请号：CN201910103248.3

申请日：2019-02-01

Applicant: 三星电子株式会社

Inventor： 柳宗烈 ,  柳廷昊 ,  郑秀珍 ,  曹荣大

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 一种半导体器件包括：在衬底中的阱区；在阱区上的半导体图案，该半导体图案包括杂质；以及在半导体图案上的栅电极。半导体图案中的杂质的浓度在从半导体图案的与栅电极相邻的上部到半导体图案的与阱区相邻的下部的方向上增大。

公开(公告)号：CN109786334A

公开(公告)日：2019-05-21

申请号：CN201811324293.3

申请日：2018-11-08

Applicant: 三星电子株式会社

Inventor： 张星旭 ,  金锡勋 ,  李承勋 ,  许洋 ,  柳廷昊 ,  柳宗烈 ,  曹荣大

IPC: H01L21/8238

Abstract: 提供了一种半导体器件及其形成方法。该方法可以将掺杂剂注入到衬底中以形成初始杂质区并加热衬底以将初始杂质区转换成杂质区。加热衬底可以在约800℃至约950℃的环境温度下执行约20分钟至约50分钟。该方法还可以包括在杂质区中形成第一沟槽和第二沟槽以限定有源鳍，以及分别在第一沟槽和第二沟槽中形成第一隔离层和第二隔离层。第一隔离层和第二隔离层可以暴露有源鳍的相反侧。该方法还可以包括形成在有源鳍的相反侧和上表面上延伸的栅极绝缘层，以及形成横越有源鳍的栅电极。