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公开(公告)号：CN109087914A
公开(公告)日：2018-12-25
申请号：CN201810609378.X
申请日：2018-06-13
Applicant: 三星电子株式会社
Abstract: 提供一种集成电路及产生集成电路的布局的计算机实施方法，所述集成电路包含多个标准单元，各标准单元包含前段工艺(front-end-of-line，FEOL)区域和在FEOL区域上的后段工艺(back-end-of-line，BEOL)区域，FEOL区域包含在第一水平方向上延伸的至少一个栅极线。多个标准单元中的第一标准单元的BEOL区域包含在竖直方向上不与第一标准单元的FEOL区域交叠的檐部，檐部在垂直于第一水平方向的第二水平方向上突起。
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公开(公告)号：CN105489643A
公开(公告)日：2016-04-13
申请号：CN201510645551.8
申请日：2015-10-08
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L27/088
Abstract: 提供了一种片上系统。所述片上系统(SoC)包括：第一栅极线、第二栅极线和第三栅极线，沿第一方向延伸；栅极隔离区域，切割第一栅极线、第二栅极线和第三栅极线，并且沿横跨第一方向的第二方向延伸；第一栅极接触件，形成在布置于第一栅极线和第三栅极线之间的第二栅极线上，并且电连接切割的第二栅极线；第二栅极接触件，形成在第一栅极线上；第三栅极接触件，形成在第三栅极线上；第一金属线，电连接第二栅极接触件和第三栅极接触件；以及第二金属线，电连接到第一栅极接触件。
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公开(公告)号：CN118016660A
公开(公告)日：2024-05-10
申请号：CN202410056013.4
申请日：2017-10-17
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 本公开提供标准单元和集成电路。在一个实施例中，标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及第一栅极线、第二栅极线及第三栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区交叉。所述第一栅极线在所述中间区中被第一间隙绝缘层划分成上部第一栅极线及下部第一栅极线，所述第二栅极线未被划分，且所述第三栅极线在所述中间区中被第二间隙绝缘层划分成上部第三栅极线及下部第三栅极线。
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公开(公告)号：CN117556774A
公开(公告)日：2024-02-13
申请号：CN202311391157.7
申请日：2017-07-31
Applicant: 三星电子株式会社
IPC: G06F30/392 , G06F30/394
Abstract: 一种包括经修改单元的集成电路及设计集成电路的方法，所述方法包括：接收用于定义所述集成电路的输入数据；从包括多个标准单元的标准单元库接收信息；从包括至少一个经修改单元的经修改单元库接收信息，所述至少一个经修改单元具有与所述多个标准单元中的对应标准单元相同的功能且具有比所述对应标准单元高的可布线性；以及通过响应于所述输入数据、来自所述标准单元库的所述信息以及来自所述经修改单元库的所述信息执行放置及布线，来产生输出数据。通过使用具有与标准单元相同的功能且具有比标准单元提高的可布线性的经修改单元，可减小集成电路的占用面积。
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公开(公告)号：CN116995057A
公开(公告)日：2023-11-03
申请号：CN202310485024.X
申请日：2023-04-28
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
Abstract: 本公开提供了系统、集成电路以及制造集成电路的方法。提供一种用于将连接布线到逻辑电路的系统，该系统包括：第一晶片，具有背侧和与背侧相反的前侧；电源导体，在第一晶片的背侧处；核心，在第一晶片的前侧处；电源通路，电连接到电源导体并且电连接到核心；信号焊盘，在第一晶片的背侧处；第一前侧信号布线金属，在第一晶片的前侧处；以及信号通路，连接到信号焊盘和第一前侧信号布线金属。
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Patent Agency Ranking
公开(公告)号：CN110518009B
公开(公告)日：2023-10-24
申请号：CN201910383239.4
申请日：2019-05-09
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/535 , G06F30/392
Abstract: 本公开提供了包括马蹄足结构导电图案的集成电路。该集成电路包括标准单元。标准单元可以包括多条栅线和多个第一布线。所述多个第一布线可以包括马蹄足结构导电图案，该马蹄足结构导电图案包括彼此间隔开的第一导电图案和第二导电图案。第一导电图案和第二导电图案中的每个可以包括在第一方向上延伸的第一线图案和在垂直于第一方向的方向上从第一线图案的一端突出的第二线图案。所述多条栅线可以在第一方向上彼此间隔开第一节距，并且所述多个第二布线可以在第一方向上彼此间隔开第二节距。第一节距可以大于第二节距。
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公开(公告)号：CN109087914B
公开(公告)日：2023-06-23
申请号：CN201810609378.X
申请日：2018-06-13
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/392
Abstract: 提供一种集成电路及产生集成电路的布局的计算机实施方法，所述集成电路包含多个标准单元，各标准单元包含前段工艺(front‑end‑of‑line，FEOL)区域和在FEOL区域上的后段工艺(back‑end‑of‑line，BEOL)区域，FEOL区域包含在第一水平方向上延伸的至少一个栅极线。多个标准单元中的第一标准单元的BEOL区域包含在竖直方向上不与第一标准单元的FEOL区域交叠的檐部，檐部在垂直于第一水平方向的第二水平方向上突起。
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公开(公告)号：CN115580977A
公开(公告)日：2023-01-06
申请号：CN202210287167.5
申请日：2022-03-22
Applicant: 三星电子株式会社
IPC: H05K1/02
Abstract: 提供了印刷电路板(PCB)和存储模块。所述PCB包括在垂直方向上间隔开的多个层、第一检测图案和第二检测图案以及连接到所述第一检测图案和所述第二检测图案的焊盘。所述第一检测图案和所述第二检测图案分别设置在彼此相邻的第一层和第二层中，使得所述第一检测图案和所述第二检测图案彼此相对。所述焊盘设置在最外层中。所述第一检测图案和所述第二检测图案均包括在第一水平方向、第二水平方向和对角线方向中的至少一个方向上延伸的至少一个主段。连接到成对的焊盘的时域反射仪通过测量所述第一检测图案和所述第二检测图案的差分特性阻抗来检测所述PCB的未对准。
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公开(公告)号：CN115206969A
公开(公告)日：2022-10-18
申请号：CN202210392095.0
申请日：2022-04-14
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 一种多堆叠半导体器件包括：多个下晶体管结构，布置在下堆叠上并包括分别被多个下栅极结构围绕的多个下鳍结构；多个上晶体管结构，布置在上堆叠上并包括分别被多个上栅极结构围绕的多个上鳍结构；以及在下堆叠上的下扩散中断结构和在上堆叠上的上扩散中断结构中的至少一个，其中下扩散中断结构形成在两个相邻下栅极结构之间，并使分别包括所述两个相邻下栅极结构的两个下晶体管结构彼此隔离，上扩散中断结构形成在两个相邻上栅极结构之间，并使分别包括所述两个相邻上栅极结构的两个上晶体管结构彼此隔离。
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公开(公告)号：CN107958904A
公开(公告)日：2018-04-24
申请号：CN201710962330.2
申请日：2017-10-17
Applicant: 三星电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0207 , G11C5/147 , G11C7/18 , G11C11/40 , G11C11/419 , H01L23/5286 , H01L27/105 , H01L27/11803
Abstract: 在一个实施例中，标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及第一栅极线、第二栅极线及第三栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区交叉。所述第一栅极线在所述中间区中被第一间隙绝缘层划分成上部第一栅极线及下部第一栅极线，所述第二栅极线未被划分，且所述第三栅极线在所述中间区中被第二间隙绝缘层划分成上部第三栅极线及下部第三栅极线。
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