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公开(公告)号：CN109753456B
公开(公告)日：2024-01-30
申请号：CN201810933069.8
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
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公开(公告)号：CN109754838A
公开(公告)日：2019-05-14
申请号：CN201811212371.0
申请日：2018-10-10
Applicant: 三星电子株式会社
CPC classification number: G11C16/26 , G11C16/0483 , G11C16/30 , G11C16/32
Abstract: 非易失性存储器设备包括输出数据信号的输出驱动器。输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器包括多个N型晶体管。具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器。第一电源电压被施加到第一上拉驱动器，并且第二电源电压被施加到第二上拉驱动器。
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公开(公告)号：CN108986860A
公开(公告)日：2018-12-11
申请号：CN201810558596.5
申请日：2018-06-01
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
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公开(公告)号：CN118430600A
公开(公告)日：2024-08-02
申请号：CN202410119810.2
申请日：2024-01-29
Applicant: 三星电子株式会社
Abstract: 提供了一种存储系统，包括：存储器件，包括多个非易失性存储器，该多个非易失性存储器中的每一个电连接到缓冲芯片；以及存储控制器，电连接到缓冲芯片，并且被配置为发送用于数据信号的校正的参考时钟信号，其中，缓冲芯片包括：延迟时钟生成链，被配置为从参考时钟信号生成第一延迟时钟信号或第二延迟时钟信号；第一寄存器，被配置为存储第一延迟时钟信号；以及第二寄存器，被配置为存储第二延迟时钟信号，并且其中，缓冲芯片被配置为基于第一延迟时钟信号对数据信号的选通信号执行补偿，以及基于第二延迟时钟信号对数据信号执行补偿。
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公开(公告)号：CN117895922A
公开(公告)日：2024-04-16
申请号：CN202311054542.2
申请日：2023-08-21
Applicant: 三星电子株式会社
Abstract: 提供了一种差分信号电路。所述差分信号电路包括：差分放大器，所述差分放大器被配置为产生差分信号；第一信号通路电路；第二信号通路电路；相位控制电路，所述相位控制电路被配置为接收具有公共相位的所述差分信号，在第一工作周期内输出具有公共电平的直流信号，并且在第二工作周期内将所述差分信号分别传送到所述第一信号通路电路和所述第二信号通路电路；以及占空比校正电路，所述占空比校正电路连接在所述第一信号通路电路与所述第二信号通路电路之间，并且被配置为在所述第二工作周期内控制所述差分信号的占空比以使其彼此相等。
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Patent Agency Ranking
公开(公告)号：CN108986860B
公开(公告)日：2023-09-22
申请号：CN201810558596.5
申请日：2018-06-01
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
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公开(公告)号：CN116507127A
公开(公告)日：2023-07-28
申请号：CN202211407915.5
申请日：2022-11-10
Applicant: 三星电子株式会社
IPC: H10B41/41 , H10B41/35 , H10B43/35 , H10B80/00 , H01L25/065
Abstract: 公开了半导体装置和半导体封装件。所述半导体装置包括：半导体基底，包括堆叠区域和垫区域；外围电路结构，包括在半导体基底上的多个外围电路；单元阵列结构，在外围电路结构上；以及再分布层，在单元阵列结构上并且包括再分布介电层和在再分布介电层上的再分布图案。再分布介电层覆盖单元阵列结构的最上面的导电图案。再分布图案连接到最上面的导电图案。再分布层在垫区域上的在竖直方向上的厚度大于再分布层在堆叠区域上的在竖直方向上的厚度。
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公开(公告)号：CN116072196A
公开(公告)日：2023-05-05
申请号：CN202211076037.3
申请日：2022-09-02
Applicant: 三星电子株式会社
Abstract: 一种用于ZQ校准的装置和方法，包括：在输入/输出(I/O)电路上电时确定与和信号引脚连接的输入/输出(I/O)电路有关的强驱动电路和弱驱动电路；根据ZQ校准条件，向强驱动电路和弱驱动电路中的一个驱动电路提供与扫描代码相关的ZQ校准代码；以及向未被选择的电路提供与固定代码相关的ZQ校准代码，从而调整信号引脚的端接电阻。
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公开(公告)号：CN114360591A
公开(公告)日：2022-04-15
申请号：CN202111075585.X
申请日：2021-09-14
Applicant: 三星电子株式会社
Abstract: 提供了一种隐藏最低有效比特(HLSB)的高分辨率阻抗调节(ZQ)校准方法、存储器装置以及多芯片封装件。该高分辨率ZQ校准方法通过将隐藏最低有效比特(HLSB)添加到阻抗调节(ZQ)焊盘的ZQ校准操作中输出的n比特的ZQ码来生成n+1比特的数据输入/输出(DQ)码而没有增加校准时间。通过n+1比特的DQ码，DQ焊盘的终端电阻的改变减小为尽可能小。
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公开(公告)号：CN109753456A
公开(公告)日：2019-05-14
申请号：CN201810933069.8
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
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