公开(公告)号：CN101609814B

公开(公告)日：2013-07-24

申请号：CN200910145884.9

申请日：2009-06-17

Applicant: 三星电子株式会社

Inventor： 朴尚容 ,  沈载煌 ,  李宁浩 ,  朴载宽 ,  文庆烈

IPC: H01L21/8232 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L23/528 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L21/76838 ,  H01L21/823456 ,  H01L27/115 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件及存储系统的形成方法。在半导体器件的形成方法中，特征层设置在衬底上，掩模层设置在特征层上。去除掩模层在半导体器件的第一区中的部分并保留在半导体器件的第二区中的掩模层，其中在第一区要设置特征层的精细特征，在第二区要设置特征层的宽特征。在第一区中的特征层上及第二区中的掩模层上设置模制掩模图案。设置间隔体层在第一区及第二区中的模制掩模图案上。实施刻蚀工艺以刻蚀间隔体层从而在模制掩模图案的图案特征的侧壁处保留间隔体，及实施刻蚀工艺来刻蚀在第二区中的掩模层以在第二区中设置掩模层图案。利用第二区中的掩模层图案及第一区中的间隔体作为刻蚀掩模来刻蚀特征层。

公开(公告)号：CN117712164A

公开(公告)日：2024-03-15

申请号：CN202311167824.3

申请日：2023-09-11

Applicant: 三星电子株式会社 ,  成均馆大学校产学协力团

Inventor： 朴尚容 ,  朴填弘 ,  李周熙

IPC: H01L29/78 ,  H01L27/092 ,  B82Y10/00

Abstract: 一种半导体器件包括衬底。第一沟道图案设置在衬底上。第一沟道图案包括在第一方向上彼此相对的第一侧和第二侧。第一栅电极设置在第一沟道图案的第一侧上。第一源/漏电极设置在第一沟道图案的第一侧上。第二源/漏电极设置在第一沟道图案的第二侧上。第一栅电极在第一方向上与第二源/漏电极重叠。

公开(公告)号：CN102263065A

公开(公告)日：2011-11-30

申请号：CN201110145035.0

申请日：2011-05-24

Applicant: 三星电子株式会社

Inventor： 李宰求 ,  朴泳雨 ,  俞炳瓘 ,  李东植 ,  朴尚容

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11578 ,  H01L29/66477 ,  H01L29/7926

Abstract: 本发明公开非易失性存储器件及制造方法与包括其的存储模块和系统。一种非易失性存储器件包括：衬底；从衬底突出的沟道层；围绕沟道层的栅极导电层；被布置在沟道层和栅极导电层之间的栅极绝缘层；以及第一绝缘层，其与沟道层隔开，并且被布置在栅极导电层的顶部和底部上。栅极绝缘层在栅极导电层和第一绝缘层之间延伸。

公开(公告)号：CN101728332A

公开(公告)日：2010-06-09

申请号：CN200910207744.X

申请日：2009-10-22

Applicant: 三星电子株式会社

Inventor： 李宁浩 ,  沈载煌 ,  朴尚容 ,  朴载宽

IPC: H01L21/8247 ,  H01L21/311 ,  H01L21/768 ,  H01L27/115 ,  G03F1/14

CPC classification number: H01L27/0207 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/32139 ,  H01L21/76229 ,  H01L23/544 ,  H01L27/1052 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11529 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/00

Abstract: 本发明提供了一种在集成电路器件中形成精细图案的方法。一种制造集成电路器件的方法包括分别在特征层的第一和第二区域上形成第一和第二掩模结构。每个掩模结构包括双掩模图案和蚀刻掩模图案。各向同性蚀刻第一和第二掩模结构的蚀刻掩模图案，以从第一掩模结构移除蚀刻掩模图案并保留蚀刻掩模图案在第二掩模结构上的至少一部分。在第一和第二掩模结构的相对侧壁上形成间隔物。采用蚀刻掩模图案在第二掩模结构上的部分作为掩模将第一掩模结构从第一区域的间隔物之间选择性地移除，以分别在第一和第二区域中限定第一和第二掩模图案。分别采用第一和第二掩模图案作为掩模来图案化特征层以在第一区域上限定第一特征并在第二区域上限定第二特征。

公开(公告)号：CN101562125A

公开(公告)日：2009-10-21

申请号：CN200810173457.7

申请日：2008-11-14

Applicant: 三星电子株式会社

Inventor： 沈载煌 ,  朴尚容 ,  李宁浩

IPC: H01L21/00 ,  H01L21/033

CPC classification number: H01L27/11573 ,  H01L21/0337 ,  H01L21/32139 ,  H01L27/11526 ,  H01L27/11548 ,  H01L27/11575

Abstract: 本发明提供一种形成半导体器件的精细图案的方法，其中单元阵列区域内形成的多个导线和将导线连接到外围电路的接触垫整体形成。此方法中，在包括待蚀刻膜的衬底上单元块内形成均包括沿第一方向延伸的第一部分和与第一部分整体形成并沿第二方向延伸的第二部分的多个模型掩模图案。在衬底上形成覆盖每个模型掩模图案的侧壁和上表面的第一掩模层。通过部分去除第一掩模层形成第一掩模图案，从而保留第一掩模层的第一区域并去除第一掩模层的第二区域。第一掩模层的第一区域位于多个模型掩模图案中相邻模型掩模图案之间而覆盖相邻模型掩模图案的侧壁，而第一掩模层的第二区域覆盖多个模型掩模图案的侧壁与模型掩模图案块的最外侧壁对应的部分。