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公开(公告)号：CN114005786A
公开(公告)日：2022-02-01
申请号：CN202010739656.0
申请日：2020-07-28
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/762 , H01L21/8238
Abstract: 本发明涉及一种半导体的制造方法，包括如下步骤：在半导体衬底上形成单元区隔离沟槽、NMOS区隔离沟槽和PMOS区隔离沟槽；使用光刻胶曝光工艺和刻蚀工艺，对所述PMOS区隔离沟槽进行刻蚀，去除隔离沟槽的沉积物质；沉积一厚层第一氧化物层、第一氮化物衬垫和第一氧化物；平坦化单元区隔离沟槽、NMOS区隔离沟槽和PMOS区隔离沟槽；使用刻蚀工艺依次刻蚀PMOS区隔离沟槽的第一氧化物、第一氮化物衬垫、第一氧化物层和第二氮化物衬垫。去除原先PMOS区隔离沟槽中的沉积物质，再次沉积一厚层第一氧化物层，能够防止变成陷阱的热载流子电子在有源区产生沟道，从而避免热电子穿透效应产生的不良。
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公开(公告)号：CN113969980A
公开(公告)日：2022-01-25
申请号：CN202010718702.9
申请日：2020-07-23
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明实施例提供一种真空装置，涉及半导体技术领域，可避免密封圈被腐蚀或沾污，甚至出现变形或裂缝等问题。该真空装置包括腔体、密封盖、密封圈、以及保护环；密封圈和保护环设置于真空装置的内侧壁。保护环覆盖密封圈的内侧面。密封圈用于在腔体与密封盖处于对合状态时，密封真空装置。
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公开(公告)号：CN113964199A
公开(公告)日：2022-01-21
申请号：CN202010702041.0
申请日：2020-07-21
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L21/336 , H01L21/28
Abstract: 本申请公开了一种金属氧化物半导体场效应管、制造方法及电子设备。该金属氧化物半导体场效应管包括：有源区；隔离结构，分别位于所述有源区的两侧；栅极氧化物层，位于所述有源区上；所述栅极氧化物层在所述有源区上相对于所述隔离结构往沟道方向缩进；第一栅极层，位于所述栅极氧化物层上；第二栅极层，位于所述第一栅极层上；其中，每一所述隔离结构与所述栅极氧化物层之间具有一定的间隔距离。本公开实施例提供的金属氧化物半导体场效应管，有源区的顶部两侧具有栅极非重叠区，能够有效消除浅沟槽结构所产生的寄生晶体管现象。
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公开(公告)号：CN113809070A
公开(公告)日：2021-12-17
申请号：CN202110918277.2
申请日：2021-08-11
Applicant: 中国科学院微电子研究所
IPC: H01L27/06 , H01L27/088 , H01L21/8234
Abstract: 本发明涉及一种基带RF一体化集成结构及集成方法。其包括基带芯片逻辑器件和射频器件；基带芯片逻辑器件采用FinFET结构；射频器件采用平面场效应晶体管；射频器件集成于基带芯片的上方，并且通过层间介质隔离；层间介质中设有通孔，使射频器件与基带芯片逻辑器件互连。集成方法包括：提供具有FinFET结构的基带芯片逻辑器件；在基带芯片逻辑器件上方形成层间介质层；形成半导体层；制作平面场效应晶体管，形成射频器件；刻蚀通孔，填充、金属化，使器件互连。本发明采用单片三维工艺集成，二者的物理距离大大缩短，提高了信号传输速度和降低了功耗，并且兼具FinFET基带芯片与FD SOI射频器件的优良特性。
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公开(公告)号：CN111834286B
公开(公告)日：2021-11-30
申请号：CN202010722513.9
申请日：2020-07-24
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
IPC: H01L21/762 , H01L29/786 , H01L21/336
Abstract: 本发明涉及一种半导体绝缘衬底的制备方法、半导体绝缘衬底、晶体管以及晶体管的制备方法。其中，半导体绝缘衬底的制备方法，包括：提供键合基片以及支撑基片；在支撑基片上形成沟道材料层；在沟道材料层上形成钝化层；将键合基片与支撑基片键合以形成键合衬底，键合后沟道材料层以及钝化层位于键合基片与支撑基片之间；将键合衬底自支撑基片一侧减薄至沟道材料层。本申请可以有效提高半导体绝缘衬底以及应用其制备的晶体管的载流子迁移率。
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Patent Agency Ranking
公开(公告)号：CN113314396A
公开(公告)日：2021-08-27
申请号：CN202110414209.2
申请日：2021-04-16
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/02 , H01L21/762 , H01L31/18
Abstract: 本发明涉及一种半导体衬底及半导体结构的制备方法。一种半导体衬底的制备方法，包括：在硅衬底上外延锗缓冲层，在所述锗缓冲层表面生长第一绝缘层；图形化刻蚀所述第一绝缘层，形成多个凹槽；第一次外延生长Ge1‑x‑ySnxSiy层，0≤x
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公开(公告)号：CN110174453B
公开(公告)日：2021-08-03
申请号：CN201910380542.9
申请日：2019-05-08
Applicant: 中国科学院微电子研究所
IPC: G01N27/30 , G01N27/327
Abstract: 本发明提出了一种微电极结构及其制作方法，包括：衬底；在衬底上方形成的刻蚀终止层；在刻蚀终止层上方形成由电极层和牺牲层交错堆叠而成的堆叠层，牺牲层覆盖电极层的部分表面；在电极层的未被牺牲层覆盖的裸露部分上方形成的金属层；在堆叠层上方形成的介电层；穿过堆叠层上方的介电层形成与电极层接触的引线。本发明的微电极结构的间距和密度可以灵活调整，用于对电极间距极小，密度极高的场合，后续表面沉积生物电极里常用的黄金（Au）或铂金（Pt）后，无需增加光刻和刻蚀等工艺即可自然实现电极间微间距导电隔离的目的，既解决了Au和Pt难等离子刻蚀的问题，又使得工艺跟硅基CMOS完全兼容；且制作方法不依赖光刻技术，且尺寸能灵活调控。
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公开(公告)号：CN112582258A
公开(公告)日：2021-03-30
申请号：CN202011323338.2
申请日：2020-11-23
Applicant: 中国科学院微电子研究所
IPC: H01L21/02
Abstract: 本发明公开了一种用于半导体量子计算的纯化硅衬底及其形成方法，属于半导体技术领域，用以解决现有技术中外延纯化硅受衬底自然硅同位素成分的影响较大的问题。本发明的纯化硅衬底包括依次层叠的自然硅衬底、绝缘层和纯化硅层。本发明的形成方法包括提供一基础衬底，在基础衬底上外延形成纯化硅层，得到施主衬底；提供一自然硅衬底；在施主衬底和/或自然硅衬底上形成至少一层绝缘层；将施主衬底与自然硅衬底键合，基础衬底和自然硅衬底均位于表面，去除基础衬底或去除基础衬底和部分纯化硅层，得到纯化硅衬底。本发明的纯化硅衬底及其形成方法可用于半导体量子计算。
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公开(公告)号：CN109686658B
公开(公告)日：2021-03-09
申请号：CN201811526241.4
申请日：2018-12-13
Applicant: 中国科学院微电子研究所
IPC: H01L21/18 , H01L31/105
Abstract: 本申请提供了一种半导体器件与其制作方法。该制作方法包括：在第一衬底的表面上依次设置第一介质层、波导层和第二介质层形成第一待键合结构；形成包括第二衬底和设置在第二衬底表面上的第二预探测层的预探测结构，第二预探测层包括沿远离第二衬底方向依次叠置的第一子结构层和第二子结构层或者第二预探测层包括第二子结构层，第二子结构层的生长温度大于第一子结构层的生长温度；在第二子结构层的表面上设置第三介质层，形成第二待键合结构，第二介质层和第三介质层的材料相同；将第一待键合结构和第二待键合结构键合，形成键合结构；至少去除第二衬底，预探测结构中只剩余第二子结构层。该制作方法制备得到的探测器中的暗电流较小。
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公开(公告)号：CN110938434B
公开(公告)日：2021-02-02
申请号：CN201911234819.3
申请日：2019-12-05
Applicant: 中国科学院微电子研究所
IPC: C09K13/00 , H01L21/311
Abstract: 本发明涉及一种内侧墙的刻蚀方法、刻蚀气体及纳米线器件的制备方法，属于半导体技术领域，解决了现有技术中保留凹槽内的侧墙材料以及硅和顶部硬掩膜等材料高选择比无法兼得的问题。用于刻蚀纳米线器件内侧墙的气体，包括CH2F2、CH4、O2和Ar，各组分的比例为1:1:1:2～1:1:1:5，刻蚀过程中上射频功率为100～1000W，下射频功率为10～80W；下电极功率为0～60W，基座温度为‑20～90℃。纳米线器件的制备方法，包括如下步骤：在衬底上外延叠层和硬掩模；横向刻蚀SiGe层，形成预定长度的填充空隙；沉积内侧墙材料；刻蚀去除填充空隙之外的内侧墙材料，形成内侧墙。本发明既能保留凹槽内的侧墙材料，又能实现硅和顶部硬掩膜等材料的高选择比。
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