公开(公告)号：CN114108047A

公开(公告)日：2022-03-01

申请号：CN202110214788.6

申请日：2021-02-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡承佑 ,  杨固峰 ,  邱文智

IPC: C25D7/12 ,  C25D17/06 ,  C25D21/04

Abstract: 一种镀覆装置包括工件固持器、镀覆槽及夹持环。镀覆槽位于工件固持器下。夹持环与工件固持器连接。夹持环包括将夹持环的内表面与夹持环的外表面连通的沟道。

公开(公告)号：CN113809018A

公开(公告)日：2021-12-17

申请号：CN202110755531.1

申请日：2021-07-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 邱文智 ,  余振华 ,  林士庭 ,  卢思维

IPC: H01L23/16 ,  H01L23/31 ,  H01L21/50 ,  H01L21/56

Abstract: 在实施例中，一种集成电路器件包括：中介层；第一集成电路器件，利用介电对介电接合和金属对金属接合与中介层接合；第二集成电路器件利用介电对介电接合和金属对金属接合与中介层接合；缓冲层，围绕第一集成电路器件和第二集成电路器件，缓冲层包括具有第一杨氏模量的应力降低材料；以及密封剂，围绕缓冲层、第一集成电路器件和第二集成电路器件，密封剂包括具有第二杨氏模量的模制材料，第一杨氏模量小于第二杨氏模量。在一些实施例中，本发明还提供了集成电路器件及其形成方法。

公开(公告)号：CN113540049A

公开(公告)日：2021-10-22

申请号：CN202110410049.4

申请日：2021-04-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  林咏淇 ,  邱文智

IPC: H01L25/065 ,  H01L21/50 ,  H01L21/56

Abstract: 一种半导体器件封装件包括在界面处直接接合至第二管芯的第一管芯，其中该界面包括导体与导体键。该半导体器件封装件还包括围绕该第一管芯和该第二管芯的密封剂以及延伸穿过该密封剂的多个贯通孔。该多个贯通孔邻近该第一管芯和该第二管芯设置。该半导体器件封装件还包括延伸穿过该密封剂的多个热通孔以及电连接至该第一管芯、该第二管芯、和该多个贯通孔的再分布结构。该多个热通孔在该第二管芯的表面上并与第一管芯相邻地设置。根据本申请的实施例，还提供了制造半导体封装件的方法。

公开(公告)号：CN112542449A

公开(公告)日：2021-03-23

申请号：CN202010996775.4

申请日：2020-09-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  陈宪伟 ,  邱文智 ,  陈明发 ,  叶松峯

IPC: H01L25/065 ,  H01L21/98 ,  H01L23/528 ,  H01L23/31

Abstract: 本发明的实施例提供了一种半导体器件及其制造方法，其中半导体器件包括接合到第一存储器器件的第一芯片上系统器件、接合到第一存储器器件的第二芯片上系统器件、围绕第一芯片上系统器件和第二芯片上系统器件的第一密封剂、围绕第一芯片上系统器件、第二芯片上系统器件和第一存储器器件的第二密封剂、以及从第二密封剂的第一侧延伸到第一密封剂的第二侧的贯通孔，贯通孔位于第一密封剂的外部。

公开(公告)号：CN109786348B

公开(公告)日：2021-03-16

申请号：CN201810448078.8

申请日：2018-05-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈明发 ,  陈宪伟 ,  叶松峯 ,  邱文智

IPC: H01L23/485 ,  H01L21/60 ,  H01L25/16

Abstract: 一种方法包括形成第一器件管芯，其中，该形成包括沉积第一介电层，以及在第一介电层中形成第一金属焊盘。第一金属焊盘包括凹槽。该方法还包括形成第二器件管芯，其中，第二器件管芯包括第二介电层和位于第二介电层中的第二金属焊盘。将第一器件管芯接合至第二器件管芯，其中，第一介电层接合至第二介电层，并且第一金属焊盘接合至第二金属焊盘。本发明的实施例还涉及形成具有凹槽的金属接合件。

公开(公告)号：CN111834296A

公开(公告)日：2020-10-27

申请号：CN202010598629.6

申请日：2015-07-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  张宏宾 ,  陈怡秀 ,  杨固峰 ,  邱文智

IPC: H01L21/78 ,  H01L25/065 ,  H01L21/50 ,  H01L21/60 ,  H01L23/482 ,  H01L21/02 ,  H01L21/306 ,  H01L21/3065

Abstract: 本发明的实施例提供了半导体器件和制造方法。在实施例中，在半导体晶圆内形成第一半导体器件和第二半导体器件，并且图案化第一半导体器件和第二半导体器件之间的划线区。然后，在划线区内利用分割工艺以将第一半导体器件与第二半导体器件分割开。然后将第一半导体器件和第二半导体器件接合至第二半导体衬底并且被减薄以从第一半导体器件和第二半导体器件去除延伸区。本发明涉及半导体器件和方法。

公开(公告)号：CN106952833B

公开(公告)日：2020-03-20

申请号：CN201610849228.7

申请日：2016-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  林咏淇 ,  邱文智

IPC: H01L21/60 ,  H01L23/52 ,  H01L23/538 ,  H01L21/56 ,  H01L23/31

Abstract: 一种方法包括在第一载体上方放置多个第一器件管芯，其中，多个第一器件管芯和第一载体组合形成第一复合晶圆。第一复合晶圆接合至第二晶圆，并且通过混合接合，多个第一器件管芯接合至第二晶圆中的多个第二器件管芯。该方法还包括：从多个第一器件管芯分离第一载体，将多个第一器件管芯密封在密封材料中，以及在多个第一器件管芯和密封材料上方形成互连结构。本发明实施例涉及一种封装件及其制造方法。

公开(公告)号：CN110797327A

公开(公告)日：2020-02-14

申请号：CN201910026192.6

申请日：2019-01-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  邱文智

IPC: H01L25/065 ,  H01L25/18 ,  H01L21/98

Abstract: 提供一种包括第一集成电路组件、第二集成电路组件、第三集成电路组件及介电包封体的半导体装置。第二集成电路组件堆叠在第一集成电路组件上且电连接到第一集成电路组件。第三集成电路组件堆叠在第二集成电路组件上且电连接到第二集成电路组件。介电包封体在侧向上包封第二集成电路组件或第三集成电路组件。另外，提供上述半导体装置的制造方法。

公开(公告)号：CN109755213A

公开(公告)日：2019-05-14

申请号：CN201810215432.2

申请日：2018-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈怡秀 ,  邱文智 ,  陈勇龙

IPC: H01L23/498

Abstract: 提供一种管芯堆叠结构，所述管芯堆叠结构包括第一管芯、第二管芯、第一接合结构以及第二接合结构。所述第一接合结构设置在所述第一管芯的背面上。所述第二接合结构设置在所述第二管芯的正面上。所述第一管芯及所述第二管芯通过所述第一接合结构及所述第二接合结构接合在一起，且与所述第二接合结构进行接合的所述第一接合结构的表面的可接合拓扑变化小于1μm/1mm范围。还提供一种制作管芯堆叠结构的方法。

公开(公告)号：CN109755141A

公开(公告)日：2019-05-14

申请号：CN201810523342.X

申请日：2018-05-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈怡秀 ,  余振华 ,  陈明发 ,  邱文智

IPC: H01L21/56

Abstract: 一种制造半导体封装结构的方法包括以下步骤。将管芯接合到晶片。在晶片及管芯上形成介电材料层。介电材料层覆盖管芯的顶表面及侧壁。执行至少一个平坦化工艺来移除介电材料层的一部分及管芯的一部分，以暴露出管芯的顶表面并形成位于管芯侧边的介电层。介电层环绕且覆盖管芯的侧壁。