公开(公告)号：CN116110458A

公开(公告)日：2023-05-12

申请号：CN202310193743.4

申请日：2023-02-28

Applicant: 北京超弦存储器研究院 ,  中国科学院微电子研究所

Inventor： 汪令飞 ,  卢年端 ,  王桂磊 ,  赵超 ,  李泠

IPC: G11C11/418 ,  G11C11/419 ,  G11C7/12 ,  G11C8/08 ,  G11C8/14 ,  G11C7/18

Abstract: 本申请实施例提供了一种SRAM存储单元电路及SRAM存储器，包括第一晶体管，第一晶体管的源极接地，第二晶体管，第二晶体管的源极接地，第三晶体管，第三晶体管的源极与第一晶体管的漏极电连接，第三晶体管的源极与第二晶体管的栅极电连接，第四晶体管，第四晶体管的源极与第二晶体管的漏极电连接，第四晶体管的源极与第一晶体管的栅极电连接，分压单元，包括电阻，第一输出端和第二输出端，第一输出端与第二晶体管的栅极电连接，第二输出端与第一晶体管的栅极电连接，电阻用于上拉电平和分压。通过设置电阻构成的分压单元代替传统负载型SRAM存储单元中的P型晶体管，降低了SRAM存储单元的制作成本，并且为SRAM存储单元在垂直方向的扩展提供了可能性。

公开(公告)号：CN111599759B

公开(公告)日：2023-04-07

申请号：CN202010495562.3

申请日：2020-06-03

Applicant: 中国科学院微电子研究所

Inventor： 王桂磊 ,  亨利·H·阿达姆松 ,  孔真真 ,  李俊杰 ,  刘金彪 ,  李俊峰 ,  殷华湘

IPC: H01L21/8234 ,  H01L27/088 ,  H01L29/78

Abstract: 本申请实施例提供了一种半导体器件及其制造方法，在衬底上形成第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层，对堆叠层进行刻蚀得到第一隔离沟槽和第二隔离沟槽，在第一隔离沟槽中形成绝缘层，之后可以通过第二隔离沟槽从侧向对沟道层进行刻蚀，保留绝缘层侧壁上的沟道层，以形成第一掺杂材料层和第二掺杂材料层之间的间隙，在间隙中形成栅介质层和栅极。这样，源极和漏极为平行于衬底表面的水平膜层，绝缘层侧壁上保留的沟道层作为源极和漏极之间的竖直方向上的沟道，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件。此外，第一隔离沟槽可以对堆叠层进行进一步分隔，从而提高器件的集成度。

公开(公告)号：CN111146089B

公开(公告)日：2023-03-21

申请号：CN201911274412.3

申请日：2019-12-12

Applicant: 中国科学院微电子研究所

Inventor： 李俊杰 ,  李永亮 ,  周娜 ,  王桂磊 ,  殷华湘 ,  杨涛 ,  李俊峰 ,  王文武

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明提供一种鳍状结构的制备方法，包括步骤：提供衬底，在衬底上依次形成第一介质层和第一牺牲层；基于第一牺牲层，形成若干分立的第一牺牲鳍；形成第二牺牲层，第二牺牲层覆盖第一牺牲鳍的顶层、侧壁以及第一介质层的顶层；去除第一牺牲鳍顶层、第一介质层顶层的第二牺牲层，在第一牺牲鳍的侧壁形成第二牺牲鳍；形成第二介质层，并平坦化以露出第一牺牲鳍和第二牺牲鳍的顶部；去除第一牺牲鳍；形成第三介质层，并平坦化以露出第二牺牲鳍的顶层；去除第二牺牲鳍及第二牺牲鳍下方的第一介质层，以形成凹槽；自凹槽底部向上外延生长并平坦化以形成鳍状结构。本发明还提供一种鳍状结构，以及基于该鳍状结构的半导体器件的制备方法及半导体器件。

公开(公告)号：CN115763256A

公开(公告)日：2023-03-07

申请号：CN202211462898.5

申请日：2022-11-21

Applicant: 中国科学院微电子研究所

Inventor： 孔真真 ,  张毅文 ,  刘靖雄 ,  任宇辉 ,  王桂磊 ,  李俊峰 ,  周娜 ,  高建峰 ,  罗军

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明提供了一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法通过在第二硅衬底上依次生长SiGe弛豫缓冲层和完全弛豫的SiGe应变弛豫层之后，将第二硅衬底上的SiGe应变弛豫层键合在第一硅衬底上的电介质层上，之后再去除第一硅衬底和SiGe弛豫缓冲层，并减薄SiGe应变弛豫层，最后在减薄后的SiGe应变弛豫层上外延生长拉应变硅层，实现高迁移率的拉应变硅层SOI结构，同时制造出高迁移率、少杂质沾污、低杂质沾污、高质量叠层结构以及沟道结构的全新纳米片基片平台。便于后续根据应用场景在拉应变硅层中制备诸如但不限于拉应变硅沟道等结构，为FD/GAAOI器件提供优良衬底。

公开(公告)号：CN111128676B

公开(公告)日：2023-02-03

申请号：CN201911271622.7

申请日：2019-12-12

Applicant: 中国科学院微电子研究所

Inventor： 王桂磊 ,  亨利·H·阿达姆松 ,  孔真真 ,  李俊峰 ,  殷华湘 ,  王文武

IPC: H01L21/02 ,  H01L29/06

Abstract: 本发明涉及半导体技术领域，公开了一种纳米线的制作方法，包括以下步骤：沿第一方向，在衬底上形成若干沟槽；在每一沟槽中选择性外延生长异质薄膜；淀积介质层，以覆盖异质薄膜；对异质薄膜进行氧化循环退火处理，形成高质量的高迁移率薄膜；在衬底上形成若干纳米线。本发明还提供了利用上述方法制作的纳米线。采用本发明的技术方案能够降低异质薄膜缺陷的生成，并制作具有高迁移率的纳米线。

公开(公告)号：CN115036263A

公开(公告)日：2022-09-09

申请号：CN202110248633.4

申请日：2021-03-05

Applicant: 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

Inventor： 金泰源 ,  高建峰 ,  刘卫兵 ,  王桂磊 ,  杨涛 ,  李俊峰

IPC: H01L21/768

Abstract: 本发明提供了一种半导体器件及其制造方法，该半导体器件包括基底、以及形成在基底表面的金属线图案，该金属线图案包含多根间隔分布的金属线。金属线图案的上表面还覆盖有绝缘膜，且绝缘膜与基底表面间隔分布，以在任意相邻的两根金属线之间形成绝缘隔离该相邻两根金属线的气体隔离腔。通过在金属线图案的上表面覆盖绝缘膜，且绝缘膜与基底表面间隔分布，以在任意相邻的两根金属线之间形成绝缘隔离该相邻两根金属线的气体隔离腔，使相邻两根金属线之间通过两者之间的气体隔离腔作为绝缘隔离的绝缘介质，从而减小不同金属线之间的冗余电容，降低不同金属线之间的干扰，改善RC延迟现象，改善半导体器件的电特性劣化问题，提升半导体器件的电特性。

公开(公告)号：CN114975110A

公开(公告)日：2022-08-30

申请号：CN202110198683.6

申请日：2021-02-20

Applicant: 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

Inventor： 金志勋 ,  白国斌 ,  高建峰 ,  王桂磊 ,  田光辉 ,  崔恒玮

IPC: H01L21/311 ,  H01L21/3213

Abstract: 本发明提供一种图案化的方法，包括：在要被刻蚀的目标层上形成牺牲层，该牺牲层为低密度碳薄膜；在牺牲层上形成以SiOCN为材料的硬掩膜层；在牺牲层和硬掩膜层上形成刻蚀图案；以形成的刻蚀图案对目标层进行刻蚀。本发明能够改善待刻蚀层上方的薄膜刻蚀特性，得到基本垂直的侧壁。

公开(公告)号：CN109904234B

公开(公告)日：2022-07-26

申请号：CN201910156942.1

申请日：2019-03-01

Applicant: 中国科学院微电子研究所

Inventor： 李俊杰 ,  李永亮 ,  周娜 ,  张青竹 ,  王桂磊 ,  李俊峰 ,  殷华湘 ,  朱慧珑 ,  王文武

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/423

Abstract: 本申请提供一种纳米线围栅器件及其制造方法，衬底上可以形成有第一方向延伸的鳍，在鳍上形成沿第二方向延伸且覆盖鳍的中部的伪栅，在伪栅的侧壁上依次形成第一侧墙和第二侧墙，以及在伪栅两侧的鳍上形成覆盖层，去除第一侧墙形成第一开口，去除第一开口中的第二外延层，以形成沿第二方向贯穿第二外延层的间隙，鳍中的第二外延层被切断，形成三部分，在间隙中形成介质材料的阻挡层，阻挡层可以将三部分第二外延层分隔开，去除伪栅以形成第二开口，以阻挡层为刻蚀停止层去除第二开口中的第二外延层，这样，不会对阻挡层另一侧的第二外延层形成损伤，从而形成的栅长为假栅沿第一方向上的长度，准确的控制了栅长，从而提高器件性能。

公开(公告)号：CN110854017B

公开(公告)日：2022-07-12

申请号：CN201911157635.1

申请日：2019-11-22

Applicant: 中国科学院微电子研究所

Inventor： 熊文娟 ,  亨利·H·阿达姆松 ,  王桂磊 ,  赵雪薇 ,  孔真真 ,  林鸿霄

IPC: H01L21/18 ,  H01L21/683 ,  H01L27/146 ,  H01L21/60

Abstract: 本发明提供一种锗基探测器的集成方法，包括以下步骤：提供第一衬底，在第一衬底上形成氮化硅波导结构；提供第二衬底，在第二衬底上外延锗以形成锗薄膜层，在锗薄膜层上继续外延锗以形成锗基外延层，并化学机械抛光；在锗基外延层上沉积高k金属氧化物以形成高k金属氧化物层；将第二衬底的高k金属氧化物层与第一衬底键合；减薄第二衬底至第一厚度，腐蚀掉第一厚度的第二衬底；化学机械抛光以去除锗薄膜层；在锗基外延层上制备形成锗基探测器。本发明因为去除了低质量的锗薄膜层，因此提高了后续形成的光电器件的性能。

公开(公告)号：CN114695085A

公开(公告)日：2022-07-01

申请号：CN202011568014.5

申请日：2020-12-25

Applicant: 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

Inventor： 金志勋 ,  白国斌 ,  高建峰 ,  王桂磊 ,  田光辉 ,  丁云凌

IPC: H01L21/027 ,  H01L21/033 ,  G03F1/46 ,  G03F1/76

Abstract: 一种用于光刻的抗反射复合膜，所述抗反射复合膜包含至少一层含氮抗反射膜和至少一层无氮抗反射膜。通过优化光刻胶下部的抗反射涂层，改良了抗反射涂层的特性，能够明显减少光刻图案化时的光反射和光散射，提高光刻形成的图案形状的精确度，进而有助于制造细微图案，最终提高元器件的集成度。