-
公开(公告)号：CN116645992A
公开(公告)日：2023-08-25
申请号：CN202310540163.8
申请日：2023-05-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C13/00
Abstract: 本发明涉及一种三维相变存储器亚阈值数据读出电路和方法，其中，读出电路包括：灵敏放大器电路，用于比较位线电流和参考位线电流，并输出数据读出电压信号；钳位电压生成电路，用于向所述灵敏放大器电路提供钳位电压，通过所述钳位电压对所述相变存储阵列的位线的电压进行钳位；字线半偏置电压生成电路，用于向所述相变存储阵列提供字线半偏置电压；电流复制电路，用于抵消所述相变存储阵列产生的泄漏电流；单元参考电流生成电路，用于生成单个单元参考电流。本发明解决了三维相变存储器亚阈值读操作时因读窗口裕度小限制了存储阵列大小的问题。
-
公开(公告)号：CN112582371B
公开(公告)日：2023-07-25
申请号：CN202011465265.0
申请日：2020-12-14
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种三维智能微系统芯片，主要包括第一芯片、第二芯片和第三芯片；其中，第一芯片包括传感层。针对传统传感器(如MEMS)难以与CMOS集成的痛点，本发明将传感器、处理器、存储器通过晶圆级的集成封装可实现更高的集成密度，更好的鲁棒性，降低电气连接中的寄生电容，降低测试成本，是大阵列传感器实现的前提，数据在内部传输也降低了数据被窃取的风险；同时保持了多芯片方案更好的材料兼容性和更快的产品开发周期的优点。
-
公开(公告)号：CN110890122B
公开(公告)日：2023-05-05
申请号：CN201911099112.6
申请日：2019-11-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明公开了一种1S1R单元读控制电路，至少包括：选中单元读控制电路、阵列控制电路、第一低压差线性稳压器、第二低压差线性稳压器、灵敏放大器和1S1R阵列；阵列控制电路、第一低压差线性稳压器和灵敏放大器均与选中单元读控制电路连接；第二低压差线性稳压器和1S1R阵列均与阵列控制电路连接。实现了对选通器件不同状态的不同电压控制，保证了1S1R单元能被正确读取；在选通器件导通时，避免了存储器件两端的高电压，避免了读干扰，降低了功耗。
-
公开(公告)号：CN108922574B
公开(公告)日：2020-11-13
申请号：CN201810637327.8
申请日：2018-06-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/56 , G11C11/4091
Abstract: 本发明提供一种相变存储器的高速数据读出电路及读出方法，所述数据读出电路包括：钳位电路、参考读电流产生电路、目标相变存储单元、参数匹配单元、电压_电流型全差分读电路及比较电路；其中，所述钳位电路通过所述参考读电流产生电路与所述目标相变存储单元所在位线和所述参数匹配单元所在位线连接，所述参考读电流产生电路与所述钳位电路连接，所述目标相变存储单元与所述参考读电流产生电路连接，所述参数匹配单元与所述参考读电流产生电路连接，所述电压_电流型全差分读电路与所述钳位电路连接，所述比较电路与所述电压_电流型全差分读电路连接。通过本发明解决了现有相变存储器数据读出电路的数据读取速度较慢的问题。
-
公开(公告)号：CN110890122A
公开(公告)日：2020-03-17
申请号：CN201911099112.6
申请日：2019-11-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明公开了一种1S1R单元读控制电路，至少包括：选中单元读控制电路、阵列控制电路、第一低压差线性稳压器、第二低压差线性稳压器、灵敏放大器和1S1R阵列；阵列控制电路、第一低压差线性稳压器和灵敏放大器均与选中单元读控制电路连接；第二低压差线性稳压器和1S1R阵列均与阵列控制电路连接。实现了对选通器件不同状态的不同电压控制，保证了1S1R单元能被正确读取；在选通器件导通时，避免了存储器件两端的高电压，避免了读干扰，降低了功耗。
-
Patent Agency Ranking
公开(公告)号：CN110619908A
公开(公告)日：2019-12-27
申请号：CN201910806731.8
申请日：2019-08-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请实施例涉及神经网络领域。采用本发明提供的突触模块、突触阵列以及基于突触阵列的权重调节方法，通过控制突触模块中的一个开关管处于工作状态，另一个开关管处于非工作状态，进而调节突触模块中的一个忆阻器的电导，而不影响另一忆阻器的电导，实现快速调节突触权重的同时还可以减少操作过程中串扰。此外，还通过一忆阻器存储待存储数据包括的高位数据，另一忆阻器存储待存储数据包括的低位数据，扩展了忆阻器的突触分辨率。
-
公开(公告)号：CN110098832A
公开(公告)日：2019-08-06
申请号：CN201910364378.2
申请日：2019-04-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K19/0185 , H03K19/094 , H03K19/003 , H03K17/22
Abstract: 本发明提供一种超低电压启动双路输出的DCDC转换电路及其实现方法，所述DCDC转换电路包括：双路输出模块，电连接于所述双路输出模块的高压上电复位模块，电连接于所述高压上电复位模块和所述双路输出模块的功率管衬底电平选择模块，电连接于所述高压上电复位模块和所述双路输出模块的工作模式切换模块，电连接于所述工作模式切换模块的控制管衬底电平选择模块，电连接于所述双路输出模块的负载接入模块及电连接于所述双路输出模块、所述负载接入模块和所述工作模式切换模块的调制信号产生模块。通过本发明解决了现有DCDC转换电路存在的无法在低电源电压下工作、需要额外的时钟产生装置及只有一路输出的问题。
-
公开(公告)号：CN106910743B
公开(公告)日：2019-06-28
申请号：CN201710218226.2
申请日：2017-04-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11563 , H01L27/11578
Abstract: 本发明提供一种三维非易失性存储器件及其制备方法，三维非易失性存储器件的制备方法包括如下步骤：1)提供一基板，于基板表面形成第一绝缘层和第一导电层交替叠置的第一叠层结构；2)于所述第一叠层结构的至少一侧形成与所述第一叠层结构平行间隔的第二叠层结构，所述第二叠层结构包括交替叠置的第二绝缘层和第二导电层，相邻的所述第一导电层与所述第二导电层位于不同的平面上；3)于所述第一叠层结构及所述第二叠层结构之间形成至少一个环形非易失材料层，所述环形非易失材料层与所述第一导电层及所述第二导电层相接触；4)于所述环形非易失材料层内侧形成一导电柱。本发明的三维非易失性存储器件具有存储密度高、存储单元串扰小等优点。
-
公开(公告)号：CN109903805A
公开(公告)日：2019-06-18
申请号：CN201910139097.7
申请日：2019-02-25
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供的一种存储器片内自测试方法、装置和存储器，通过获取自测试信号后令所述存储器进入自测试状态；在所述存储器中寻找由一或多个连续无故障的所述存储单元构成的满足预设大小的存储区域作为无故障区域；对所述存储器的各存储单元进行测试并将存在故障的存储单元的故障信息存储到所述无故障区域；在自测试结束后将所述无故障区域存储的首地址输出到外部端口以供读取。本发明能够降低了测试成本，而且可以对存储器进行全速测试，增加了测试的故障覆盖率和测试效率，减小了测试的面积开销，能够更加方便及时地发现存储器的问题所在。
-
公开(公告)号：CN108922574A
公开(公告)日：2018-11-30
申请号：CN201810637327.8
申请日：2018-06-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/56 , G11C11/4091
Abstract: 本发明提供一种相变存储器的高速数据读出电路及读出方法，所述数据读出电路包括：钳位电路、参考读电流产生电路、目标相变存储单元、参数匹配单元、电压_电流型全差分读电路及比较电路；其中，所述钳位电路通过所述参考读电流产生电路与所述目标相变存储单元所在位线和所述参数匹配单元所在位线连接，所述参考读电流产生电路与所述钳位电路连接，所述目标相变存储单元与所述参考读电流产生电路连接，所述参数匹配单元与所述参考读电流产生电路连接，所述电压_电流型全差分读电路与所述钳位电路连接，所述比较电路与所述电压_电流型全差分读电路连接。通过本发明解决了现有相变存储器数据读出电路的数据读取速度较慢的问题。
-
-
-
-
-
-
-
-
-
Search Results
66
records
(took 0.057 seconds)
