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公开(公告)号：CN110098832B
公开(公告)日：2020-10-09
申请号：CN201910364378.2
申请日：2019-04-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K19/0185 , H03K19/094 , H03K19/003 , H03K17/22
Abstract: 本发明提供一种超低电压启动双路输出的DCDC转换电路及其实现方法，所述DCDC转换电路包括：双路输出模块，电连接于所述双路输出模块的高压上电复位模块，电连接于所述高压上电复位模块和所述双路输出模块的功率管衬底电平选择模块，电连接于所述高压上电复位模块和所述双路输出模块的工作模式切换模块，电连接于所述工作模式切换模块的控制管衬底电平选择模块，电连接于所述双路输出模块的负载接入模块及电连接于所述双路输出模块、所述负载接入模块和所述工作模式切换模块的调制信号产生模块。通过本发明解决了现有DCDC转换电路存在的无法在低电源电压下工作、需要额外的时钟产生装置及只有一路输出的问题。
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公开(公告)号：CN110335636A
公开(公告)日：2019-10-15
申请号：CN201910605311.3
申请日：2019-07-05
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种相变存储器的多级存储读写方法及系统，包括：数据存储模块，包括多个存储数据的数据单元；参考模块，包括多个参考单元，2k-1个参考单元对应1个数据单元，用于存储与存储的数据对应的参考信号，k为存储的数据比特；读出功能模块，在读取某一数据单元时将其对应的参考信号读出，并还原数据单元中储存的数据。本发明采用2T2R的结构作为基本单位进行数据存储，通过两个相变存储元件不同阻值的组合在一定程度上减少阻值漂移带来的影响，实现高密度存储；设置检纠错功能，通过检错、纠错提高相变存储器多值存储的可靠性；设置参考单元，通过参考单元计算还原存储的数据，实现高可靠性读取；同时降低检纠错的难度，进一步提高可靠性。
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公开(公告)号：CN108922574B
公开(公告)日：2020-11-13
申请号：CN201810637327.8
申请日：2018-06-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/56 , G11C11/4091
Abstract: 本发明提供一种相变存储器的高速数据读出电路及读出方法，所述数据读出电路包括：钳位电路、参考读电流产生电路、目标相变存储单元、参数匹配单元、电压_电流型全差分读电路及比较电路；其中，所述钳位电路通过所述参考读电流产生电路与所述目标相变存储单元所在位线和所述参数匹配单元所在位线连接，所述参考读电流产生电路与所述钳位电路连接，所述目标相变存储单元与所述参考读电流产生电路连接，所述参数匹配单元与所述参考读电流产生电路连接，所述电压_电流型全差分读电路与所述钳位电路连接，所述比较电路与所述电压_电流型全差分读电路连接。通过本发明解决了现有相变存储器数据读出电路的数据读取速度较慢的问题。
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公开(公告)号：CN110619908A
公开(公告)日：2019-12-27
申请号：CN201910806731.8
申请日：2019-08-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请实施例涉及神经网络领域。采用本发明提供的突触模块、突触阵列以及基于突触阵列的权重调节方法，通过控制突触模块中的一个开关管处于工作状态，另一个开关管处于非工作状态，进而调节突触模块中的一个忆阻器的电导，而不影响另一忆阻器的电导，实现快速调节突触权重的同时还可以减少操作过程中串扰。此外，还通过一忆阻器存储待存储数据包括的高位数据，另一忆阻器存储待存储数据包括的低位数据，扩展了忆阻器的突触分辨率。
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公开(公告)号：CN110098832A
公开(公告)日：2019-08-06
申请号：CN201910364378.2
申请日：2019-04-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K19/0185 , H03K19/094 , H03K19/003 , H03K17/22
Abstract: 本发明提供一种超低电压启动双路输出的DCDC转换电路及其实现方法，所述DCDC转换电路包括：双路输出模块，电连接于所述双路输出模块的高压上电复位模块，电连接于所述高压上电复位模块和所述双路输出模块的功率管衬底电平选择模块，电连接于所述高压上电复位模块和所述双路输出模块的工作模式切换模块，电连接于所述工作模式切换模块的控制管衬底电平选择模块，电连接于所述双路输出模块的负载接入模块及电连接于所述双路输出模块、所述负载接入模块和所述工作模式切换模块的调制信号产生模块。通过本发明解决了现有DCDC转换电路存在的无法在低电源电压下工作、需要额外的时钟产生装置及只有一路输出的问题。
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Patent Agency Ranking
公开(公告)号：CN108922574A
公开(公告)日：2018-11-30
申请号：CN201810637327.8
申请日：2018-06-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/56 , G11C11/4091
Abstract: 本发明提供一种相变存储器的高速数据读出电路及读出方法，所述数据读出电路包括：钳位电路、参考读电流产生电路、目标相变存储单元、参数匹配单元、电压_电流型全差分读电路及比较电路；其中，所述钳位电路通过所述参考读电流产生电路与所述目标相变存储单元所在位线和所述参数匹配单元所在位线连接，所述参考读电流产生电路与所述钳位电路连接，所述目标相变存储单元与所述参考读电流产生电路连接，所述参数匹配单元与所述参考读电流产生电路连接，所述电压_电流型全差分读电路与所述钳位电路连接，所述比较电路与所述电压_电流型全差分读电路连接。通过本发明解决了现有相变存储器数据读出电路的数据读取速度较慢的问题。
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公开(公告)号：CN110794673B
公开(公告)日：2021-06-22
申请号：CN201910986671.2
申请日：2019-10-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05B13/04
Abstract: 本申请实施例所公开的一种应用于神经元的全数字仿生电路及系统，其中，电路包括神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块，计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端，神经元输入模块与脉冲信号输入端连接，时钟选择模块与时钟信号输入端连接，置零延时模块与清零端连接，神经元输出模块与计数信号输出端连接。基于本申请实施例，能够在神经网络中动态地进行神经元信号的向上或者向下计数，并且通过置零延时模块能够对置零信号和计数信号进行展宽，模拟神经元的不应期，使得计数模块中的数据清零。该仿生电路采用全数字设计，不仅能够简化电路的复杂程度，而且能够减少电路的功耗，便于实现大规模电路集成。
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公开(公告)号：CN110619907B
公开(公告)日：2021-06-04
申请号：CN201910806010.7
申请日：2019-08-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请实施例涉及神经网络领域。采用本发明提供的突触电路，包括：第一存储器、第二存储器和开关组件；开关组件包括第一开关管、第二开关管和第三开关管；第一开关管的第一端与第一存储器的第一端连接，第一开关管的控制端与第一位线接口连接；第二开关管的第一端与第二存储器的第一端连接，第二开关管的控制端与第二位线接口连接；第一存储器的第二端与第二存储器的第一端连接；第三开关管的第一端与第二存储器的第二端连接，第三开关管的第二端与字线接口连接，第三开关管的第三端接地。基于本申请实施例，通过第一开关管和第二开关管分别控制串联的第一存储器和第二存储器，在数据存储时可以减少存储器间的交叉干扰。
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公开(公告)号：CN110794673A
公开(公告)日：2020-02-14
申请号：CN201910986671.2
申请日：2019-10-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05B13/04
Abstract: 本申请实施例所公开的一种应用于神经元的全数字仿生电路及系统，其中，电路包括神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块，计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端，神经元输入模块与脉冲信号输入端连接，时钟选择模块与时钟信号输入端连接，置零延时模块与清零端连接，神经元输出模块与计数信号输出端连接。基于本申请实施例，能够在神经网络中动态地进行神经元信号的向上或者向下计数，并且通过置零延时模块能够对置零信号和计数信号进行展宽，模拟神经元的不应期，使得计数模块中的数据清零。该仿生电路采用全数字设计，不仅能够简化电路的复杂程度，而且能够减少电路的功耗，便于实现大规模电路集成。
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公开(公告)号：CN109347464A
公开(公告)日：2019-02-15
申请号：CN201811455080.4
申请日：2018-11-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K17/22
Abstract: 本发明提供一具有零静态功耗的上电复位/掉电检测电路及其实现方法，所述电路包括：上电复位模块，用于在上电时检测电源电压，并在电源电压大于第一阈值电压时产生上电阶跃信号；掉电检测模块，连接于上电复位模块，用于在掉电时检测电源电压，并在电源电压小于第二阈值电压时产生掉电阶跃信号；波形整合模块，连接于上电复位模块和掉电检测模块，用于将上电阶跃信号和掉电阶跃信号进行波形整合，产生上电复位阶跃信号和掉电检测阶跃信号；脉冲产生模块，连接于波形整合模块，用于对上电复位阶跃信号和掉电检测阶跃信号进行处理，产生上电复位脉冲信号和掉电检测脉冲信号。通过本发明解决了现有上电复位电路存在的诸多问题。
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