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公开(公告)号：CN119545821A
公开(公告)日：2025-02-28
申请号：CN202410277944.7
申请日：2024-03-12
Applicant: 三菱电机株式会社
Abstract: 本发明得到一种能够充分地降低损失的半导体装置。第一区域(1a)的沟槽(5)具有:第一沟槽(5a)、和从两侧夹着第一沟槽(5a)的两个以上的第二沟槽(5b)。形成于两个以上的第二沟槽(5b)的栅极电极(7)相互连接，并且不与形成于第一沟槽(5a)的栅极电极(7)连接。形成于第二区域(1b)的沟槽(5)的栅极电极(7)与发射极电极(9)连接。在被第一区域(1a)和第二区域(1b)夹着的区域内，基极层(3)与发射极电极(9)连接。
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公开(公告)号：CN115132575B
公开(公告)日：2024-11-12
申请号：CN202210268777.0
申请日：2022-03-18
Applicant: 三菱电机株式会社
IPC: H01L21/266 , H01L21/28 , H01L21/336
Abstract: 本发明的目的在于针对具有沟槽型MOS栅极构造的半导体装置，削减用于形成杂质层的掩模数量并且减小杂质层的分布的波动。半导体装置的制造方法具有：工序(b)，使用第1掩模注入p型杂质离子，在有源区域(10)处的漂移层(1)的第1主面(S1)侧形成基极层(15)；工序(c)，使用第1掩模注入n型杂质离子，在基极层(15)的第1主面(S1)侧形成发射极层(13)；工序(d)，在工序(b)及(c)后形成沟槽(11c)；工序(e)，在沟槽(11c)内隔着栅极绝缘膜(11b)埋入栅极电极(11a)；工序(g)，使用第2掩模(61)注入高剂量的p型杂质离子，将发射极层(13)的一部分变换为第1接触层(14a)。
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公开(公告)号：CN115132575A
公开(公告)日：2022-09-30
申请号：CN202210268777.0
申请日：2022-03-18
Applicant: 三菱电机株式会社
IPC: H01L21/266 , H01L21/28 , H01L21/336
Abstract: 本发明的目的在于针对具有沟槽型MOS栅极构造的半导体装置，削减用于形成杂质层的掩模数量并且减小杂质层的分布的波动。半导体装置的制造方法具有：工序(b)，使用第1掩模注入p型杂质离子，在有源区域(10)处的漂移层(1)的第1主面(S1)侧形成基极层(15)；工序(c)，使用第1掩模注入n型杂质离子，在基极层(15)的第1主面(S1)侧形成发射极层(13)；工序(d)，在工序(b)及(c)后形成沟槽(11c)；工序(e)，在沟槽(11c)内隔着栅极绝缘膜(11b)埋入栅极电极(11a)；工序(g)，使用第2掩模(61)注入高剂量的p型杂质离子，将发射极层(13)的一部分变换为第1接触层(14a)。
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公开(公告)号：CN108604598B
公开(公告)日：2021-04-09
申请号：CN201680080286.6
申请日：2016-11-22
Applicant: 三菱电机株式会社
Abstract: 栅极连接层(14)具有隔着栅极绝缘膜(7)配置于外部沟槽(TO)上的部分。第1主电极(10)具有：主触点(CS)，在活性区域(30)内与阱区域(4)和第1杂质区域(5)电连接；以及外部触点(CO)，与活性区域(30)相离而与外部沟槽(TO)的底面相接。沟槽底面电场缓和区域(13)设置于漂移层(3)内。沟槽底面高浓度区域(18)具有比沟槽底面电场缓和区域(13)的杂质浓度高的杂质浓度，设置于沟槽底面电场缓和区域(13)上，从隔着栅极绝缘膜(7)与栅极连接层(14)相向的位置延伸至与第1主电极(10)的外部触点(CO)相接的位置。
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公开(公告)号：CN108140674B
公开(公告)日：2021-02-19
申请号：CN201680059211.X
申请日：2016-06-27
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L29/12 , H01L29/423 , H01L29/49
Abstract: 层间绝缘膜(6)以比栅极绝缘膜(305)的厚度大的厚度覆盖带状栅电极(204S)，设置有带状沟槽(TS)的外侧的第1接触孔(CH1)、和带状沟槽(TS)内的第2接触孔(CH2)。在俯视时，存在在长度方向上延伸的活性带状区域(RA)以及接触带状区域(RC)。在与长度方向垂直的方向上交替反复配置有活性带状区域(RA)和接触带状区域(RC)。在活性带状区域(RA)中，源电极(5)经由第1接触孔(CH1)与源极区域(303)连接。在接触带状区域中，源电极(5)经由第2接触孔(CH2)与保护扩散层(306)连接。
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Patent Agency Ranking
公开(公告)号：CN109478513A
公开(公告)日：2019-03-15
申请号：CN201780041744.X
申请日：2017-06-05
Applicant: 三菱电机株式会社
IPC: H01L21/336 , H01L29/12 , H01L29/739 , H01L29/78
Abstract: 目的在于提供一种能够提高闩锁破坏耐量的技术。半导体装置具备发射极区域、基极接触区域、埋入区域以及载流子捕获区域。发射极区域和基极接触区域在彼此邻接的状态下在基极区域的上表面内选择性地配设。埋入区域配设于基极接触区域或发射极区域的下方的漂移区域内。载流子捕获区域配设于埋入区域与基极区域之间，载流子寿命比漂移区域低。
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公开(公告)号：CN109075201A
公开(公告)日：2018-12-21
申请号：CN201780024258.7
申请日：2017-01-18
Applicant: 三菱电机株式会社
Abstract: 本发明在具有沟槽栅的半导体装置中，具备：第二导电类型的沟槽底部保护层，与设置于第一导电类型的半导体层的沟槽的底部相接；以及第一导电类型的耗尽化抑制层，设置于相邻的沟槽底部保护层之间，耗尽化抑制层包括直至相邻的沟槽底部保护层为止的水平方向的距离相等的中间点，耗尽化抑制层被形成为与沟槽及沟槽底部保护层均不接触的大小，其杂质浓度被设定得高于半导体层的杂质浓度。
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公开(公告)号：CN114447097B
公开(公告)日：2025-05-13
申请号：CN202111244415.X
申请日：2021-10-25
Applicant: 三菱电机株式会社
Abstract: 目的在于提供能够降低接通电压的技术。半导体装置具有：载流子积蓄层；作为上层多晶硅的上层有源部，其配置于沿着将载流子积蓄层贯通的沟槽的上部的内壁的第1绝缘膜之上，与栅极电极连接；以及下层多晶硅，其配置于沿着沟槽的下部的内壁的第2绝缘膜之上，在下层多晶硅与上层有源部之间配置有第3绝缘膜。上层有源部的下端与载流子积蓄层的下端相比位于下方。
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公开(公告)号：CN119967830A
公开(公告)日：2025-05-09
申请号：CN202411527480.7
申请日：2024-10-30
Applicant: 三菱电机株式会社
Abstract: 本发明提供能够抑制振铃且容易制造的半导体装置。第一导电型的第一缓冲层(5)及第二缓冲层(6)的杂质浓度比第一导电型的漂移层(3)高。第一缓冲层(5)设置于漂移层(3)之中。第二缓冲层(6)设置于第二主面(SF2)与第一缓冲层(5)之间。在厚度方向上，第一缓冲层(5)具有杂质峰值浓度的位置与第二缓冲层(6)具有杂质峰值浓度的位置之间设置有分离距离(DS)。第一缓冲层(5)在厚度方向上具有杂质峰值浓度的位置在平面布局中具有分布部(PDa)及非分布部(PDb)。非分布部具有比分离距离(DS)小的有效宽度(WD)。有效宽度(WD)是平面布局的非分布部的距分布部(PDa)最远的最远距离的二倍。
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公开(公告)号：CN119812146A
公开(公告)日：2025-04-11
申请号：CN202411181330.5
申请日：2024-08-27
Applicant: 三菱电机株式会社
IPC: H01L23/48 , H01L21/768 , H10D84/40
Abstract: 本发明的半导体装置能够抑制在半导体装置的接触部形成空隙。半导体装置(100)具备：半导体基板，其形成有多个沟槽(8)；层间绝缘膜(4)，其形成在半导体基板上；接触孔(50)，其形成于层间绝缘膜(4)；以及电极(6)，其通过接触孔(50)而与半导体基板的沟槽(8)间的部分亦即半导体台面部(51)连接。接触孔(50)的侧壁是至少具有一阶台阶的阶梯状。接触孔(50)的底部位于半导体台面部(51)上，接触孔(50)的上端部位于半导体台面部(51)的外侧的位置。
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