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公开(公告)号：CN101651144B
公开(公告)日：2013-10-30
申请号：CN200910166990.5
申请日：2009-06-11
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/78 , H01L29/06 , H01L21/8247 , G11C11/40
CPC classification number: H01L27/11582 , G11C16/0408 , G11C16/14 , G11C16/26 , H01L21/823481 , H01L27/11519 , H01L27/11524 , H01L27/11526 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L29/04 , H01L29/16 , H01L29/42328 , H01L29/42344 , H01L29/66666 , H01L29/7881
Abstract: 本发明提供一种包括竖直立柱的存储器件及制造和操作该存储器件的方法。在一种半导体器件及形成该器件的方法中，该半导体器件包括在水平方向延伸的由半导体材料制成的基板。在该基板上提供多个层间电介质层。提供多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间。由半导体材料制成的竖直沟道在竖直方向延伸并穿过该多个层间电介质层和该多个栅极图案，位于每个栅极图案和竖直沟道间的栅极绝缘层使栅极图案与竖直沟道绝缘，竖直沟道在包括半导体区域的接触区接触基板。
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公开(公告)号：CN101651144A
公开(公告)日：2010-02-17
申请号：CN200910166990.5
申请日：2009-06-11
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/78 , H01L29/06 , H01L21/8247 , G11C11/40
CPC classification number: H01L27/11582 , G11C16/0408 , G11C16/14 , G11C16/26 , H01L21/823481 , H01L27/11519 , H01L27/11524 , H01L27/11526 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L29/04 , H01L29/16 , H01L29/42328 , H01L29/42344 , H01L29/66666 , H01L29/7881
Abstract: 本发明提供一种包括竖直立柱的存储器件及制造和操作该存储器件的方法。在一种半导体器件及形成该器件的方法中，该半导体器件包括在水平方向延伸的由半导体材料制成的基板。在该基板上提供多个层间电介质层。提供多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间。由半导体材料制成的竖直沟道在竖直方向延伸并穿过该多个层间电介质层和该多个栅极图案，位于每个栅极图案和竖直沟道间的栅极绝缘层使栅极图案与竖直沟道绝缘，竖直沟道在包括半导体区域的接触区接触基板。
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公开(公告)号：CN104681561B
公开(公告)日：2019-06-25
申请号：CN201410696386.4
申请日：2014-11-26
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11578
CPC classification number: H01L27/11556 , G11C16/0483 , H01L27/11531 , H01L27/11548 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 本发明提供了一种三维半导体存储器器件。三维半导体存储器器件包括堆叠结构、垂直半导体图案、公共源极区以及阱拾取区。堆叠结构设置在第一导电类型的半导体层上。每个堆叠结构包括垂直地堆叠在彼此上的电极并在第一方向上延伸。垂直半导体图案穿过堆叠结构。第二导电类型的公共源极区设置在半导体层中。至少一个公共源极区设置在两个相邻的堆叠结构之间。至少一个公共源极区在第一方向上延伸。第一导电类型的阱拾取区设置在半导体层中。至少一个阱拾取区邻近至少一个堆叠结构的两端。
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公开(公告)号：CN101465353B
公开(公告)日：2012-05-23
申请号：CN200810185638.1
申请日：2008-12-17
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11568 , G11C16/3468 , H01L27/115 , H01L27/11521 , H01L27/11524
Abstract: 本发明提供一种利用虚拟存储单元改善电荷陷阱存储器阵列中的数据可靠性的非易失性存储器件。一种电荷陷阱闪速存储器件，包括闪速存储器阵列，该闪速存储器阵列中至少具有电荷陷阱存储单元的第一页面，该第一页面被电耦合至第一字线。所述电荷陷阱存储单元的第一页面包括多个可寻址存储单元和多个紧邻的不可寻址“虚拟”存储单元，其中，所述可寻址存储单元被配置为用来存储在读取操作期间待检索的数据，所述不可寻址虚拟存储单元被配置为用来存储在读取操作期间不可检索的虚拟数据。所述多个虚拟存储单元包括至少一个辅助虚拟存储单元，该辅助虚拟存储单元被用作抵抗所述阵列的电荷陷阱层中的侧孔传递的缓冲器。
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公开(公告)号：CN101404182A
公开(公告)日：2009-04-08
申请号：CN200810176914.8
申请日：2008-05-26
Applicant: 三星电子株式会社
IPC: G11C16/10
CPC classification number: G11C16/3404
Abstract: 具有电荷存储层的非易失性存储设备的编程或擦除方法，包括执行至少一个单元编程或擦除循环，每个单元编程或擦除循环包括将作为正电压或负电压的编程脉冲、擦除脉冲、时间延迟、软擦除脉冲、软编程脉冲和/或校验脉冲施加于非易失性存储设备的一部分(例如，字线或基片)。
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公开(公告)号：CN1832202A
公开(公告)日：2006-09-13
申请号：CN200610004708.X
申请日：2006-01-27
Applicant: 财团法人SEOUL大学校产学协力财团 , 三星电子株式会社
IPC: H01L29/792 , H01L27/115 , H01L21/336 , H01L21/8247 , G11C16/02
Abstract: 本发明涉及一种在有源区域具有多层掺杂层的电荷陷阱闪存单元和利用该闪存单元的存储阵列及其操作方法。本发明的电荷陷阱存储单元和已知技术相比所具备的特征是其有源区域内适当形成多层掺杂层。并且，和源区及漏区形成PN结的部分，将通过所述多层掺杂层诱导电子进行带间穿隧，并于预定的负偏置电压条件下，加速所述隧穿电子，从而产生雪崩现象。由此，本发明的存储阵列通过把所述雪崩现象中所生成的正孔注入到每个存储单元的多层介电层的方式进行程序化操作；而进行擦除操作时，则采取通过FN隧穿方式把通道中的电子注入到每个单元的多层介电层中的方式。
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公开(公告)号：CN104681561A
公开(公告)日：2015-06-03
申请号：CN201410696386.4
申请日：2014-11-26
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11556 , G11C16/0483 , H01L27/11531 , H01L27/11548 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 本发明提供了一种三维半导体存储器器件。三维半导体存储器器件包括堆叠结构、垂直半导体图案、公共源极区以及阱拾取区。堆叠结构设置在第一导电类型的半导体层上。每个堆叠结构包括垂直地堆叠在彼此上的电极并在第一方向上延伸。垂直半导体图案穿过堆叠结构。第二导电类型的公共源极区设置在半导体层中。至少一个公共源极区设置在两个相邻的堆叠结构之间。至少一个公共源极区在第一方向上延伸。第一导电类型的阱拾取区设置在半导体层中。至少一个阱拾取区邻近至少一个堆叠结构的两端。
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公开(公告)号：CN101404182B
公开(公告)日：2014-05-07
申请号：CN200810176914.8
申请日：2008-05-26
Applicant: 三星电子株式会社
IPC: G11C16/10
CPC classification number: G11C16/3404
Abstract: 具有电荷存储层的非易失性存储器件的编程或擦除方法，包括执行至少一个单元编程或擦除循环，每个单元编程或擦除循环包括将作为正电压或负电压的编程脉冲、擦除脉冲、时间延迟、软擦除脉冲、软编程脉冲和/或校验脉冲施加于非易失性存储器件的一部分(例如，字线或基底)。
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