公开(公告)号：US08977924B2

公开(公告)日：2015-03-10

申请号：US13607907

申请日：2012-09-10

申请人： Zongwang Li ,  Chung-Li Wang ,  Shaohua Yang

发明人： Zongwang Li ,  Chung-Li Wang ,  Shaohua Yang

IPC分类号： H03M13/00 ,  H03M13/11

CPC分类号： H03M13/1111 ,  H03M13/114 ,  H03M13/116

摘要： A layered LDPC decoder architecture includes a single MUX and a single shifter element for processing an optimized LDPC parity check matrix. The optimized LDPC parity check matrix may be a K×L sub-matrix having zero elements, non-zero elements defined by a circulant matrix or zero matrices, and identity matrixes.

摘要翻译： 分层LDPC解码器架构包括单个MUX和用于处理优化的LDPC奇偶校验矩阵的单个移位器元件。 优化的LDPC奇偶校验矩阵可以是具有零个元素的K×L子矩阵，由循环矩阵或零矩阵定义的非零元素以及单位矩阵。

公开(公告)号：US08856575B2

公开(公告)日：2014-10-07

申请号：US13284684

申请日：2011-10-28

申请人： Shaohua Yang ,  Zongwang Li ,  Fan Zhang ,  Yang Han ,  Chung-Li Wang

发明人： Shaohua Yang ,  Zongwang Li ,  Fan Zhang ,  Yang Han ,  Chung-Li Wang

IPC分类号： G06F1/00 ,  G06F11/30 ,  G06F1/30

CPC分类号： G06F11/3062 ,  G06F1/30

摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes: a data detector circuit, a data decoder circuit, and a power usage control circuit. The data detector circuit is operable to apply a data detection algorithm to a data input to yield a detected output. The data decoder circuit is operable to apply a data decode algorithm to a data set derived from the detected output to yield a decoded output. The power usage control circuit is operable to force a defined number of global iterations applied to the data input by the data detector circuit and the data decoder circuit regardless of convergence of the data decode algorithm.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，公开了一种数据处理电路，其包括：数据检测器电路，数据解码器电路和电力使用控制电路。 数据检测器电路可操作以将数据检测算法应用于数据输入以产生检测到的输出。 数据解码器电路可操作以将数据解码算法应用于从检测到的输出导出的数据集，以产生解码输出。 功率使用控制电路可操作以强制对数据检测器电路和数据解码器电路输入的数据施加的定义数量的全局迭代，而与数据解码算法的收敛无关。

公开(公告)号：US08854754B2

公开(公告)日：2014-10-07

申请号：US13213751

申请日：2011-08-19

申请人： Fan Zhang ,  Zongwang Li ,  Wu Chang

发明人： Fan Zhang ,  Zongwang Li ,  Wu Chang

IPC分类号： G11B5/09 ,  G11B20/10 ,  G06F9/30

CPC分类号： G06F9/30 ,  H03M13/1111 ,  H03M13/1128 ,  H03M13/1515 ,  H03M13/2957 ,  H03M13/41 ,  H03M13/6331 ,  H03M13/6343

摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes: a data decoder circuit and a local iteration adjustment circuit. The data decoder circuit is operable to perform a number of local iterations on a decoder input to yield a data output. The local iteration adjustment circuit is operable to generate a limit on the number of local iterations performed by the data decoder circuit.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，公开了一种数据处理电路，其包括：数据解码器电路和局部迭代调整电路。 数据解码器电路可操作以在解码器输入上执行多次局部迭代以产生数据输出。 本地迭代调整电路可操作以产生由数据解码器电路执行的局部迭代次数的限制。

公开(公告)号：US08850276B2

公开(公告)日：2014-09-30

申请号：US13239683

申请日：2011-09-22

申请人： Changyou Xu ,  Zongwang Li ,  Sancar K. Olcay ,  Yang Han ,  Kaichi Zhang

发明人： Changyou Xu ,  Zongwang Li ,  Sancar K. Olcay ,  Yang Han ,  Kaichi Zhang

IPC分类号： G06F11/00 ,  G11C29/00 ,  H03M13/27 ,  H03M13/00 ,  H04L1/00 ,  H03M13/41 ,  H03M13/11 ,  H03M13/39

CPC分类号： H04L1/0052 ,  H03M13/1102 ,  H03M13/271 ,  H03M13/3905 ,  H03M13/41 ,  H03M13/6561 ,  H04L1/0071

摘要： Various embodiments of the present invention provide systems and methods for data processing. Such data processing includes data shuffling.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 这样的数据处理包括数据混洗。

公开(公告)号：US08839009B2

公开(公告)日：2014-09-16

申请号：US13339403

申请日：2011-12-29

申请人： Shaohua Yang ,  Yang Han ,  Zongwang Li ,  Fan Zhang ,  Haitao Xia

发明人： Shaohua Yang ,  Yang Han ,  Zongwang Li ,  Fan Zhang ,  Haitao Xia

IPC分类号： G06F1/32 ,  G06F1/26 ,  H03M1/00 ,  H03M1/12 ,  G06F3/06

CPC分类号： G06F1/3287 ,  G06F1/26 ,  G06F1/3203 ,  G06F1/3221 ,  G06F1/3268 ,  G06F3/0625 ,  G11B19/00 ,  H03M1/002 ,  H03M1/12 ,  Y02D10/154

摘要： The present inventions are related to systems and methods for data processing, and more particularly to systems and methods for power governance in a data processing system. In some such systems and methods, the operation of one or more calibration circuits is modified when it is determined that too many data processing circuits are active.

摘要翻译： 本发明涉及用于数据处理的系统和方法，更具体地涉及用于数据处理系统中的功率治理的系统和方法。 在一些这样的系统和方法中，当确定太多的数据处理电路是活动的时，修改一个或多个校准电路的操作。

公开(公告)号：US08781033B2

公开(公告)日：2014-07-15

申请号：US13533207

申请日：2012-06-26

申请人： Yang Han ,  Shaohua Yang ,  Fan Zhang ,  Zongwang Li

发明人： Yang Han ,  Shaohua Yang ,  Fan Zhang ,  Zongwang Li

IPC分类号： H04L27/06

CPC分类号： H03M13/6331 ,  H03M13/1142 ,  H03M13/2957 ,  H03M13/3723

摘要： An error correction data processing apparatus includes a noise predictive calibration circuit operable to calibrate a first set of filter coefficients based on a first data set and a second set of filter coefficients based on a second data set, and includes a first noise predictive detector operable to receive the first set of filter coefficients. The apparatus further includes a decoder operable to perform a first global iteration with the first noise predictive detector and determine a violation check count value, and a second noise predictive detector operable to receive the second set of filter coefficients if the violation check count value is less than a predetermined value or receive the first set of filter coefficients if the violation check count value is greater than the predetermined value.

摘要翻译： 纠错数据处理装置包括噪声预测校准电路，其可操作以基于第一数据集和基于第二数据集的第二组滤波器系数来校准第一组滤波器系数，并且包括第一噪声预测检测器，其可操作以 接收第一组滤波器系数。 所述装置还包括解码器，其可操作以与所述第一噪声预测检测器执行第一全局迭代并确定违反检查计数值;以及第二噪声预测检测器，其可操作以在所述违反检查计数值较小时接收所述第二组滤波器系数 如果违反检查计数值大于预定值，则接收第一组滤波器系数。

公开(公告)号：US08756478B2

公开(公告)日：2014-06-17

申请号：US13300078

申请日：2011-11-18

申请人： Chung-Li Wang ,  Zongwang Li ,  Lei Chen ,  Johnson Yen

发明人： Chung-Li Wang ,  Zongwang Li ,  Lei Chen ,  Johnson Yen

IPC分类号： H03M13/00

CPC分类号： H03M13/1117 ,  G06F11/1076 ,  H03M13/1122 ,  H03M13/1125 ,  H03M13/1137 ,  H03M13/114 ,  H03M13/116 ,  H03M13/1171 ,  H03M13/6577 ,  H03M13/658 ,  H03M13/6591

摘要： Various embodiments of the present invention are related to methods and apparatuses for decoding data, and more particularly to methods and apparatuses for multi-level layered LDPC decoding. For example, in one embodiment an apparatus includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node messages and to calculate perceived values based on check node to variable node messages. The check node processor is operable to generate the check node to variable node messages and to calculate checksums based on variable node to check node messages. The check node processor includes a min finder circuit operable to identify a minimum, a next minimum and an index of minimum value in the variable node to check node messages. The variable node processor and check node processor are operable to perform layered multi-level decoding.

摘要翻译： 本发明的各种实施例涉及用于解码数据的方法和装置，更具体地涉及用于多级分层LDPC解码的方法和装置。 例如，在一个实施例中，装置包括可变节点处理器和校验节点处理器。 可变节点处理器可操作以生成变量节点以检查节点消息，并且基于校验节点到可变节点消息来计算感知值。 校验节点处理器可用于将校验节点生成到可变节点消息，并且基于变量节点来计算校验和以检查节点消息。 校验节点处理器包括可用于识别可变节点中的最小值，下一个最小值和最小值的索引以检查节点消息的最小取景器电路。 可变节点处理器和校验节点处理器可操作以执行分层多级解码。

公开(公告)号：US08751913B2

公开(公告)日：2014-06-10

申请号：US13295160

申请日：2011-11-14

申请人： Zongwang Li ,  Lei Chen ,  Chung-Li Wang

发明人： Zongwang Li ,  Lei Chen ,  Chung-Li Wang

IPC分类号： H03M13/00

CPC分类号： H03M13/1122 ,  H03M13/112 ,  H03M13/116 ,  H03M13/658

摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a data processing system is disclosed that includes a data encoder circuit. The data encoder circuit is operable to apply an encoding algorithm to an input data set in accordance with a multi-layer code structure including a first row and a last row to yield an encoded data set. The last row of the multi-layer code structure represented in the encoded data set conforms to an identity matrix.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 例如，公开了包括数据编码器电路的数据处理系统。 数据编码器电路可操作以根据包括第一行和最后一行的多层代码结构将编码算法应用于输入数据集，以产生编码数据集。 在编码数据集中表示的多层代码结构的最后一行符合一个单位矩阵。

公开(公告)号：US20140075261A1

公开(公告)日：2014-03-13

申请号：US13607907

申请日：2012-09-10

申请人： Zongwang Li ,  Chung-Li Wang ,  Shaohua Yang

发明人： Zongwang Li ,  Chung-Li Wang ,  Shaohua Yang

IPC分类号： H03M13/05 ,  G06F11/10

CPC分类号： H03M13/1111 ,  H03M13/114 ,  H03M13/116

摘要： A layered LDPC decoder architecture includes a single MUX and a single shifter element for processing an optimized LDPC parity check matrix. The optimized LDPC parity check matrix may be a K×L sub-matrix having zero elements, non-zero elements defined by a circulant matrix or zero matrices, and identity matrixes.

摘要翻译： 分层LDPC解码器架构包括单个MUX和用于处理优化的LDPC奇偶校验矩阵的单个移位器元件。 优化的LDPC奇偶校验矩阵可以是具有零个元素的K×L子矩阵，由循环矩阵或零矩阵定义的非零元素以及单位矩阵。

公开(公告)号：US08566666B2

公开(公告)日：2013-10-22

申请号：US13180495

申请日：2011-07-11

申请人： Chung-Li Wang ,  Zongwang Li ,  Shaohua Yang

发明人： Chung-Li Wang ,  Zongwang Li ,  Shaohua Yang

IPC分类号： H03M13/00 ,  H03M13/11

CPC分类号： H03M13/1148 ,  H03M13/1117 ,  H03M13/1171 ,  H03M13/6583

摘要： Various embodiments of the present invention provide systems and methods for min-sum based decoding of non-binary LDPC codes. For example, a non-binary low density parity check data decoding system is discussed that includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node message vectors and to calculate perceived values based on check node to variable node message vectors. The check node processor is operable to generate the check node to variable node message vectors and to calculate checksums based on variable node to check node message vectors. The check node processor includes a minimum and subminimum finder circuit operable to process a plurality of sub-messages in each variable node to check node message vector. The check node processor also includes a select and combine circuit operable to combine an output of the minimum and subminimum finder circuit to generate the check node to variable node message vectors.

摘要翻译： 本发明的各种实施例提供了用于非二进制LDPC码的基于最小和解码的系统和方法。 例如，讨论了包括可变节点处理器和校验节点处理器的非二进制低密度奇偶校验数据解码系统。 可变节点处理器可操作以生成可变节点以检查节点消息向量并且基于校验节点到可变节点消息向量来计算感知值。 校验节点处理器可用于将校验节点生成到可变节点消息向量，并且基于变量节点来计算校验和以校验节点消息向量。 校验节点处理器包括可操作以处理每个变量节点中的多个子消息以检查节点消息向量的最小和最小取景器电路。 校验节点处理器还包括可操作以组合最小和最小取景器电路的输出的选择和组合电路，以生成可变节点消息向量的校验节点。