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    Semiconductor process
    3.
    发明授权
    Semiconductor process 有权
    半导体工艺

    公开(公告)号：US08921206B2

    公开(公告)日：2014-12-30

    申请号：US13308513

    申请日：2011-11-30

    申请人： Chan-Lon Yang ,  Ching-I Li ,  Ger-Pin Lin ,  I-Ming Lai ,  Yun-San Huang ,  Chin-I Liao ,  Chin-Cheng Chien

    发明人： Chan-Lon Yang ,  Ching-I Li ,  Ger-Pin Lin ,  I-Ming Lai ,  Yun-San Huang ,  Chin-I Liao ,  Chin-Cheng Chien

    IPC分类号： H01L21/36

    CPC分类号： H01L29/6656 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7847 ,  H01L29/7848

    摘要： First, a substrate with a recess is provided in a semiconductor process. Second, an embedded SiGe layer is formed in the substrate. The embedded SiGe layer includes an epitaxial SiGe material which fills up the recess. Then, a pre-amorphization implant (PAI) procedure is carried out on the embedded SiGe layer to form an amorphous region. Next, a source/drain implanting procedure is carried out on the embedded SiGe layer to form a source doping region and a drain doping region. Later, a source/drain annealing procedure is carried out to form a source and a drain in the substrate. At least one of the pre-amorphization implant procedure and the source/drain implanting procedure is carried out in a cryogenic procedure below −30° C.

    摘要翻译： 首先，在半导体工艺中设置具有凹部的基板。 第二，在衬底中形成嵌入的SiGe层。 嵌入的SiGe层包括填充凹槽的外延SiGe材料。 然后，在嵌入的SiGe层上进行预非晶化植入（PAI）工艺以形成非晶区域。 接下来，在嵌入的SiGe层上进行源极/漏极注入工艺以形成源极掺杂区域和漏极掺杂区域。 之后，进行源极/漏极退火处理以在衬底中形成源极和漏极。 前非晶化植入程序和源极/漏极注入程序中的至少一个在低于-30℃的低温过程中进行。

    Method for fabricating embedded static random access memory
    4.
    发明授权
    Method for fabricating embedded static random access memory 有权
    嵌入式静态随机存取存储器的制作方法

    公开(公告)号：US07588991B2

    公开(公告)日：2009-09-15

    申请号：US11779880

    申请日：2007-07-18

    申请人： Tung-Hsing Lee ,  Chien-Li Kuo ,  Yun-San Huang ,  Chih-Ming Su ,  Buo-Chin Hsu

    发明人： Tung-Hsing Lee ,  Chien-Li Kuo ,  Yun-San Huang ,  Chih-Ming Su ,  Buo-Chin Hsu

    IPC分类号： H01L21/331

    CPC分类号： H01L27/1104 ,  H01L27/105 ,  H01L27/1116

    摘要： The present invention provides a method for fabricating an embedded static random access memory, including providing a semiconductor substrate; defining a logic area and a memory cell area on the semiconductor substrate and defining at least a first conductive device area and at least a second conductive device area in the logic area and the memory cell area respectively; forming a patterned mask on the memory cell area and on the second conductive device area in the logic area and exposing the first conductive device area in the logic area; performing a first conductive ion implantation process on the exposed first conductive device area in the logic area; and removing the patterned mask.

    摘要翻译： 本发明提供了一种制造嵌入式静态随机存取存储器的方法，包括提供半导体衬底; 在所述半导体衬底上限定逻辑区域和存储单元区域，并分别在所述逻辑区域和所述存储器单元区域中至少限定第一导电器件区域和至少第二导电器件区域; 在所述存储单元区域和所述逻辑区域中的所述第二导电器件区域上形成图案化掩模，并且暴露所述逻辑区域中的所述第一导电器件区域; 在所述逻辑区域中暴露的第一导电器件区域上执行第一导电离子注入工艺; 并去除图案化掩模。

    LAYOUT CONFIGURATION FOR MEMORY CELL ARRAY
    6.
    发明申请
    LAYOUT CONFIGURATION FOR MEMORY CELL ARRAY 有权
    存储单元阵列布局配置

    公开(公告)号：US20130105864A1

    公开(公告)日：2013-05-02

    申请号：US13287141

    申请日：2011-11-02

    申请人： Meng-Ping Chuang ,  Yu-Tse Kuo ,  Chia-Chun Sun ,  Yun-San Huang

    发明人： Meng-Ping Chuang ,  Yu-Tse Kuo ,  Chia-Chun Sun ,  Yun-San Huang

    IPC分类号： H01L27/08

    CPC分类号： H01L29/0692 ,  H01L27/0207 ,  H01L27/1104 ,  H01L29/0684

    摘要： A layout configuration for a memory cell array includes at least a comb-like doped region having a first conductivity type and a fishbone-shaped doped region having a second conductivity type. The second conductivity type and the first conductivity type are complementary. Furthermore, the comb-like doped region and the fishbone-shaped doped region are interdigitated.

    摘要翻译： 存储单元阵列的布局配置至少包括具有第一导电类型的梳状掺杂区域和具有第二导电类型的鱼骨形掺杂区域。 第二导电类型和第一导电类型是互补的。 此外，梳状掺杂区域和鱼骨形掺杂区域是交错的。

    SEMICONDUCTOR PROCESS
    7.
    发明申请
    SEMICONDUCTOR PROCESS 有权
    半导体工艺

    公开(公告)号：US20130137243A1

    公开(公告)日：2013-05-30

    申请号：US13308513

    申请日：2011-11-30

    申请人： Chan-Lon Yang ,  Ching-I Li ,  Ger-Pin Lin ,  I-Ming Lai ,  Yun-San Huang ,  Chin-I Liao ,  Chin-Cheng Chien

    发明人： Chan-Lon Yang ,  Ching-I Li ,  Ger-Pin Lin ,  I-Ming Lai ,  Yun-San Huang ,  Chin-I Liao ,  Chin-Cheng Chien

    IPC分类号： H01L21/20

    CPC分类号： H01L29/6656 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7847 ,  H01L29/7848

    摘要： First, a substrate with a recess is provided in a semiconductor process. Second, an embedded SiGe layer is formed in the substrate. The embedded SiGe layer includes an epitaxial SiGe material which fills up the recess. Then, a pre-amorphization implant (PAI) procedure is carried out on the embedded SiGe layer to form an amorphous region. Next, a source/drain implanting procedure is carried out on the embedded SiGe layer to form a source doping region and a drain doping region. Later, a source/drain annealing procedure is carried out to form a source and a drain in the substrate. At least one of the pre-amorphization implant procedure and the source/drain implanting procedure is carried out in a cryogenic procedure below −30° C.

    摘要翻译： 首先，在半导体工艺中设置具有凹部的基板。 第二，在衬底中形成嵌入的SiGe层。 嵌入的SiGe层包括填充凹槽的外延SiGe材料。 然后，在嵌入的SiGe层上进行预非晶化植入（PAI）工艺以形成非晶区域。 接下来，在嵌入的SiGe层上进行源极/漏极注入工艺以形成源极掺杂区域和漏极掺杂区域。 之后，进行源极/漏极退火处理以在衬底中形成源极和漏极。 前非晶化植入程序和源极/漏极注入程序中的至少一个在低于-30℃的低温过程中进行。

    Probe Calibration Device and Calibration Method
    8.
    发明申请
    Probe Calibration Device and Calibration Method 审中-公开
    探头校准装置和校准方法

    公开(公告)号：US20130038336A1

    公开(公告)日：2013-02-14

    申请号：US13208440

    申请日：2011-08-12

    申请人： Jie-Wei SUN ,  Chao-Hsien Wu ,  Chia-Chun Sun ,  Yun-San Huang ,  Chien-Li Kuo

    发明人： Jie-Wei SUN ,  Chao-Hsien Wu ,  Chia-Chun Sun ,  Yun-San Huang ,  Chien-Li Kuo

    IPC分类号： G01R35/00

    CPC分类号： G01R35/00 ,  G01R1/073 ,  G01R35/005

    摘要： A calibration device applied for a test apparatus with at least a first probe and a second probe, the calibration device comprising: a first testing region and a second testing region, the first testing region and the second testing region divides into n×n sensing units respectively, the first testing region for generating n×n average electricity corresponding to a contact degree of the first probe contacted with the calibration device, and the second testing region for generating another n×n average electricity corresponding to a contact degree of the second probe contacted with the calibration device, and the pitch is the distance between the center of the first testing region to the center of the second testing region that is the same as that of the center of the first probe to the center of the second probe.

    摘要翻译： 一种用于具有至少第一探针和第二探针的测试装置的校准装置，所述校准装置包括：第一测试区域和第二测试区域，所述第一测试区域和所述第二测试区域分为n×n个感测单元 分别产生与接收校准装置的第一探针的接触度相对应的n×n平均电力的第一测试区域和用于产生与第二探针的接触度相对应的另外n×n平均电流的第二测试区域 与校准装置接触，间距是第一测试区域的中心与第二测试区域的中心之间的距离，其与第一探针的中心相对于第二探测器的中心的距离相同。

    METHOD FOR FABRICATING EMBEDDED STATIC RANDOM ACCESS MEMORY
    9.
    发明申请
    METHOD FOR FABRICATING EMBEDDED STATIC RANDOM ACCESS MEMORY 有权
    嵌入式静态随机存取存储器的方法

    公开(公告)号：US20090023256A1

    公开(公告)日：2009-01-22

    申请号：US11779880

    申请日：2007-07-18

    申请人： Tung-Hsing Lee ,  Chien-Li Kuo ,  Yun-San Huang ,  Chih-Ming Su ,  Buo-Chin Hsu

    发明人： Tung-Hsing Lee ,  Chien-Li Kuo ,  Yun-San Huang ,  Chih-Ming Su ,  Buo-Chin Hsu

    IPC分类号： H01L21/8238

    CPC分类号： H01L27/1104 ,  H01L27/105 ,  H01L27/1116

    摘要： The present invention provides a method for fabricating an embedded static random access memory, including providing a semiconductor substrate; defining a logic area and a memory cell area on the semiconductor substrate and defining at least a first conductive device area and at least a second conductive device area in the logic area and the memory cell area respectively; forming a patterned mask on the memory cell area and on the second conductive device area in the logic area and exposing the first conductive device area in the logic area; performing a first conductive ion implantation process on the exposed first conductive device area in the logic area; and removing the patterned mask.

    摘要翻译： 本发明提供了一种制造嵌入式静态随机存取存储器的方法，包括提供半导体衬底; 在所述半导体衬底上限定逻辑区域和存储单元区域，并分别在所述逻辑区域和所述存储器单元区域中至少限定第一导电器件区域和至少第二导电器件区域; 在所述存储单元区域和所述逻辑区域中的所述第二导电器件区域上形成图案化掩模，并且暴露所述逻辑区域中的所述第一导电器件区域; 在所述逻辑区域中暴露的第一导电器件区域上执行第一导电离子注入工艺; 并去除图案化掩模。