公开(公告)号：US07572692B2

公开(公告)日：2009-08-11

申请号：US11191426

申请日：2005-07-27

申请人： Haining S. Yang

发明人： Haining S. Yang

IPC分类号： H01L21/8238 ,  H01L21/336

CPC分类号： H01L29/7843 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/0615 ,  H01L29/1083 ,  H01L29/6656

摘要： Disclosed is a method of forming an integrated circuit structure having first-type transistors, such as P-type field effect transistors (PFETs) and complementary second-type transistors, such as N-type field effect transistors (NFETs) on the same substrate. More specifically, the invention forms gate conductors above channel regions in the substrate, sidewall spacers adjacent the gate conductors, and source and drain extensions in the substrate. The sidewall spacers are larger (extend further from the gate conductor) in the PFETs than in the NFETs. The sidewall spacers align the source and drain extensions during the implanting process. Therefore, the larger sidewall spacers position (align) the source and drain implants further from the channel region for the PFETs when compared to the NFETs. Then, during the subsequent annealing processes, the faster moving PFET impurities will be restrained from diffusing too far into the channel region under the gate conductor. This prevents the short channel effect that occurs when the source and drain impurities extend too far beneath the gate conductor and short out the channel region.

摘要翻译： 公开了一种在同一衬底上形成诸如P型场效应晶体管（PFET）和诸如N型场效应晶体管（NFET）的互补第二型晶体管的第一型晶体管的集成电路结构的方法。 更具体地，本发明在衬底中的通道区域上方形成栅极导体，邻近栅极导体的侧壁间隔物，以及衬底中的源极和漏极延伸部分。 侧壁间隔物在PFET中比在NFET中更大（从栅极导体延伸）。 在植入过程期间，侧壁间隔件对准源极和漏极延伸部。 因此，当与NFET相比较时，较大的侧壁间隔物用于PFET的沟道区域进一步放置（对准）源极和漏极注入。 然后，在随后的退火工艺中，较快移动的PFET杂质将被抑制在栅极导体下方的沟道区域中扩散得太远。 这防止了当源极和漏极杂质在栅极导体之下太远地延伸并且使沟道区域短时发生的短沟道效应。

公开(公告)号：US07545004B2

公开(公告)日：2009-06-09

申请号：US10907689

申请日：2005-04-12

申请人： Haining S. Yang ,  Eng Hua Lim

发明人： Haining S. Yang ,  Eng Hua Lim

IPC分类号： H01L29/78 ,  H01L29/34

CPC分类号： H01L21/823807 ,  H01L21/823864 ,  H01L21/823871

摘要： A method for manufacturing a device includes mapping extreme vertical boundary conditions of a mask layer based on vertical edges of a deposited first layer and a second layer. The mask layer is deposited over portions of the second layer based on the mapping step. The exposed area of the second layer is etched to form a smooth boundary between the first layer and the second layer. The resist layer is stripped. The resulting device is an improved PFET device and NFET device with a smooth boundary between the first and second layers such that a contact can be formed at the smooth boundary without over etching other areas of the device.

摘要翻译： 一种用于制造器件的方法包括：基于沉积的第一层和第二层的垂直边缘，对掩模层的极限垂直边界条件进行映射。 基于映射步骤，掩模层沉积在第二层的部分上。 蚀刻第二层的暴露区域以在第一层和第二层之间形成平滑的边界。 剥离抗蚀剂层。 所得到的器件是改进的PFET器件和NFET器件，其在第一和第二层之间具有平滑的边界，使得可以在光滑边界处形成接触，而不会过度蚀刻器件的其它区域。

公开(公告)号：US20090057818A1

公开(公告)日：2009-03-05

申请号：US11847379

申请日：2007-08-30

申请人： Deok-kee Kim ,  Keith Kwong Hon Wong ,  Chih-Chao Yang ,  Haining S. Yang

发明人： Deok-kee Kim ,  Keith Kwong Hon Wong ,  Chih-Chao Yang ,  Haining S. Yang

IPC分类号： H01L29/00

CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： An electrically programmable fuse comprising a cathode member, an anode member, and a link member, wherein the cathode member, the anode member, and the link member each comprise one of a plurality of materials operative to localize induced electromigration in the programmable fuse.

摘要翻译： 一种电可编程保险丝，包括阴极构件，阳极构件和连接构件，其中所述阴极构件，所述阳极构件和所述连接构件各自包括可操作地定位所述可编程熔丝中的感应电迁移的多种材料中的一种。

公开(公告)号：US07491585B2

公开(公告)日：2009-02-17

申请号：US11550943

申请日：2006-10-19

申请人： Chih-Chao Yang ,  Haining S. Yang

发明人： Chih-Chao Yang ,  Haining S. Yang

IPC分类号： H01L23/525

CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor fuse and methods of making the same. The fuse includes a fuse element and a compressive stress liner that reduces the electro-migration resistance of the fuse element. The method includes forming a substrate, forming a trench feature in the substrate, depositing fuse material in the trench feature, depositing compressive stress liner material over the fuse material, and patterning the compressive stress liner material.

摘要翻译： 一种半导体保险丝及其制作方法。 保险丝包括熔丝元件和压缩应力衬垫，其减小了熔丝元件的电迁移电阻。 该方法包括形成衬底，在衬底中形成沟槽特征，在沟槽特征中沉积熔丝材料，在熔丝材料上沉积压应力衬垫材料，以及图案化压应力衬垫材料。

公开(公告)号：US20090032886A1

公开(公告)日：2009-02-05

申请号：US11830090

申请日：2007-07-30

申请人： Robert C. Wong ,  Haining S. Yang

发明人： Robert C. Wong ,  Haining S. Yang

IPC分类号： H01L27/088 ,  H01L21/8234

CPC分类号： H01L27/088 ,  H01L21/823437 ,  H01L21/823475 ,  H01L27/0207 ,  Y10S257/903

摘要： A semiconductor structure and a method for forming the same. The method includes providing a semiconductor structure which includes a semiconductor substrate. The semiconductor substrate includes (i) a top substrate surface which defines a reference direction perpendicular to the top substrate surface and (ii) first and second semiconductor body regions. The method further includes forming (i) a gate divider region and (ii) a gate electrode layer on top of the semiconductor substrate. The gate divider region is in direct physical contact with gate electrode layer. A top surface of the gate electrode layer and a top surface of the gate divider region are essentially coplanar. The method further includes patterning the gate electrode layer resulting in a first gate electrode region and a second gate electrode region. The gate divider region does not overlap the first and second gate electrode regions in the reference direction.

摘要翻译： 半导体结构及其形成方法。 该方法包括提供包括半导体衬底的半导体结构。 半导体衬底包括（i）限定垂直于顶部衬底表面的参考方向的顶部衬底表面和（ii）第一和第二半导体本体区域。 该方法还包括在半导体衬底的顶部形成（i）栅极分隔区和（ii）栅电极层。 栅极分压器区域与栅极电极层直接物理接触。 栅电极层的顶表面和栅极分隔区的顶表面基本上是共面的。 该方法还包括图案化栅极电极层，形成第一栅电极区域和第二栅电极区域。 栅极分压器区域在参考方向上不与第一和第二栅电极区域重叠。

公开(公告)号：US20090014798A1

公开(公告)日：2009-01-15

申请号：US11776118

申请日：2007-07-11

申请人： Huilong Zhu ,  Haining S. Yang

发明人： Huilong Zhu ,  Haining S. Yang

IPC分类号： H01L21/84 ,  H01L27/12

CPC分类号： H01L27/11 ,  H01L21/84 ,  H01L27/1104 ,  H01L27/1203 ,  H01L29/785

摘要： A FinFET SRAM transistor device includes transistors formed on fins with each transistor including a semiconductor channel region within a fin plus a source region and a drain region extending within the fin from opposite sides of the channel region with fin sidewalls having a gate dielectric formed thereon. Bilateral transistor gates extend from the gate dielectric. An asymmetrically doped FinFET transistor has source/drain regions doped with a first dopant type, but the asymmetrically doped FinFET transistor include at least one of the bilateral transistor gate electrode regions on one side of at least one of the fins counterdoped with respect to the first dopant type. The finFET transistors are connected in a six transistor SRAM circuit including two PFET pull-up transistors, two NFET pull down transistors and two NFET passgate transistors.

摘要翻译： FinFET SRAM晶体管器件包括形成在鳍片上的晶体管，其中每个晶体管包括翅片内的半导体沟道区域加上源极区域和从沟道区域的相对侧在鳍片内延伸的漏极区域，其鳍状侧壁形成有栅极电介质。 双极晶体管栅极从栅极电介质延伸。 非对称掺杂的FinFET晶体管具有掺杂有第一掺杂剂类型的源极/漏极区域，但是非对称掺杂的FinFET晶体管包括至少一个鳍片的至少一个鳍片上的至少一个侧面的双侧晶体管栅极电极区域相对于第一掺杂剂 掺杂剂类型。 finFET晶体管连接在包括两个PFET上拉晶体管，两个NFET下拉晶体管和两个NFET通道晶体管的六晶体管SRAM电路中。

公开(公告)号：US20090001506A1

公开(公告)日：2009-01-01

申请号：US11771172

申请日：2007-06-29

申请人： Deok-Kee Kim ,  Haining S. Yang

发明人： Deok-Kee Kim ,  Haining S. Yang

IPC分类号： H01L23/52 ,  H01L21/44

CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor fuse structure comprises an anode connected to a first end of a fuse link, a cathode connected to a second end of the fuse link opposite the first end of the fuse link, a compressive (nitride) liner covering the anode, and a tensile (nitride) liner covering the cathode. The compressive liner and the tensile liner are positioned to cause a net stress gradient between the cathode and the anode, wherein the net stress gradient promotes electromigration from the cathode and the fuse link to the anode.

摘要翻译： 半导体熔丝结构包括连接到熔丝链的第一端的阳极，与熔丝链的第一端相对的熔断体的第二端连接的阴极，覆盖阳极的压缩（氮化物）衬垫，以及拉伸 （氮化物）衬垫覆盖阴极。 定位压缩衬垫和拉伸衬里以在阴极和阳极之间产生净应力梯度，其中净应力梯度促进从阴极和熔丝连接到阳极的电迁移。

公开(公告)号：US20080268634A1

公开(公告)日：2008-10-30

申请号：US11739406

申请日：2007-04-24

申请人： Haining S. Yang

发明人： Haining S. Yang

IPC分类号： H01L21/44 ,  H01L23/48

CPC分类号： H01L21/76251

摘要： A dopant diffusion barrier layer between silicon and buried oxide is disclosed. In one embodiment, the structure comprises a silicon layer and a substrate separated by an oxide layer; and a diffusion barrier layer located between the oxide layer and the silicon layer. The structure may include an oxide liner between the diffusion barrier layer and the silicon layer.

摘要翻译： 公开了硅与掩埋氧化物之间的掺杂剂扩散阻挡层。 在一个实施例中，该结构包括由氧化物层分离的硅层和衬底; 以及位于氧化物层和硅层之间的扩散阻挡层。 该结构可以包括在扩散阻挡层和硅层之间的氧化物衬垫。

公开(公告)号：US07429752B2

公开(公告)日：2008-09-30

申请号：US11534526

申请日：2006-09-22

申请人： An L Steegen ,  Haining S. Yang ,  Ying Zhang

发明人： An L Steegen ,  Haining S. Yang ,  Ying Zhang

IPC分类号： H01L29/772

CPC分类号： H01L29/7833 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/02658 ,  H01L21/26506 ,  H01L21/76224 ,  H01L21/76232 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/1054 ,  H01L29/665 ,  H01L29/66575 ,  H01L29/78 ,  H01L29/7842 ,  H01L29/7846 ,  H01L29/7849

摘要： A semiconductor device includes a semiconductor substrate having at least one gap, extending under a portion of the semiconductor substrate. A gate stack is on the semiconductor substrate. A strain layer is formed in at least a portion of the at least one gap. The strain layer is formed only under at least one of a source region and a drain region of the semiconductor device.

摘要翻译： 半导体器件包括具有在半导体衬底的一部分下延伸的至少一个间隙的半导体衬底。 栅极堆叠在半导体衬底上。 应变层形成在至少一个间隙的至少一部分中。 应变层仅形成在半导体器件的源极区域和漏极区域中的至少一个之下。

公开(公告)号：US20080157269A1

公开(公告)日：2008-07-03

申请号：US11619264

申请日：2007-01-03

申请人： Keith Kwong Hon Wong ,  Chih-Chao Yang ,  Haining S. Yang

发明人： Keith Kwong Hon Wong ,  Chih-Chao Yang ,  Haining S. Yang

IPC分类号： H01L29/00 ,  H01L21/02

CPC分类号： H01L23/5256 ,  H01L23/5252 ,  H01L28/24 ,  H01L2924/0002 ,  H01L2924/00

摘要： A structure and method of fabricating reversible fuse and antifuse structures for semiconductor devices is provided. In one embodiment, the method includes forming at least one line having a via opening for exposing a portion of a plurality of interconnect features; conformally depositing a first material layer over the via opening; depositing a second material layer over the first material layer, wherein the depositing overhangs a portion of the second material layer on a top portion of the via opening; and depositing a blanket layer of insulating material, where the depositing forms a plurality of fuse elements each having an airgap between the insulating material and the second material layer. The method further includes forming a plurality of electroplates in the insulator material connecting the fuse elements. In another embodiment, the method includes depositing a first and a second material layer on a semiconductor substrate, wherein the second material layer having a higher electrical conductivity than the first material layer; selectively etching the first and second material layer to create at least one constricted region to facilitate electromigration of the second material; wherein the electromigration creates a plurality of micro voids; and forming a plurality of electrical contacts on the second material layer.

摘要翻译： 提供一种用于制造用于半导体器件的可逆熔丝和反熔丝结构的结构和方法。 在一个实施例中，该方法包括形成至少一条线，其具有用于暴露多个互连特征的一部分的通孔; 在通孔开口上共形沉积第一材料层; 在所述第一材料层上沉积第二材料层，其中所述沉积在所述通孔开口的顶部部分上突出所述第二材料层的一部分; 以及沉积绝缘材料的覆盖层，其中所述沉积形成多个熔丝元件，每个熔丝元件在所述绝缘材料和所述第二材料层之间具有气隙。 该方法还包括在连接熔丝元件的绝缘体材料中形成多个电镀层。 在另一个实施例中，该方法包括在半导体衬底上沉积第一和第二材料层，其中第二材料层具有比第一材料层更高的导电性; 选择性地蚀刻第一和第二材料层以产生至少一个收缩区域以促进第二材料的电迁移; 其中所述电迁移产生多个微空隙; 以及在所述第二材料层上形成多个电接触。