公开(公告)号：CN101467254B

公开(公告)日：2012-05-23

申请号：CN200780022094.0

申请日：2007-06-12

申请人： NXP股份有限公司 ,  校际微电子中心

发明人： 埃尔文·海曾 ,  约斯特·梅拉伊 ,  韦伯·D·范诺尔特 ,  约翰内斯·J·T·M·东科尔斯 ,  菲利皮·默尼耶-尼拉尔德 ,  安德列亚斯·M·皮翁特克 ,  L·J·蔡 ,  斯特凡·范胡林布罗伊科

IPC分类号： H01L27/06 ,  H01L21/8249

CPC分类号： H01L27/0623 ,  H01L21/8249 ,  H01L29/456 ,  H01L29/66242 ,  H01L29/7378

摘要： 本发明涉及一种具有衬底(11)和半导体主体(1)的半导体器件(10)，该器件包括具有依次排列的集电极区域(2)、基极区域(3)和发射极区域(4)的双极晶体管，其中，半导体主体包括突出的台面(5)，该台面至少包括基极区域(3)和集电极区域(2)的一部分，该台面被绝缘区域(6)包围。根据本发明，半导体器件(10)还包括场效应晶体管，该场效应晶体管具有源极区域、漏极区域、插入式沟道区域、叠加栅极电介质(7)和栅极区域(8)，所述栅极区域(8)形成了场效应晶体管的最高部分，台面(5)的高度高于栅极区域(8)的高度。通过根据本发明的方法，可以便宜而又容易地生产这种器件，这种双极晶体管可以具有良好的高频特性。

公开(公告)号：CN101496177A

公开(公告)日：2009-07-29

申请号：CN200780027977.0

申请日：2007-07-19

申请人： NXP股份有限公司

发明人： 简·桑斯基 ,  韦伯·D·范诺尔特 ,  罗布·范达伦

IPC分类号： H01L29/78 ,  H01L21/331 ,  H01L29/737 ,  H01L29/06 ,  H01L29/423 ,  H01L29/165 ,  H01L21/336

CPC分类号： H01L29/7802 ,  H01L29/0623 ,  H01L29/0653 ,  H01L29/165 ,  H01L29/66712 ,  H01L29/73

摘要： 一种制造半导体器件的方法，其包括形成沟槽(22)，并且随后选择性地蚀刻埋层(14)以形成空腔。随后将绝缘体沉积在沟槽(22)的侧壁上，但并不覆盖空腔，随后空腔被用来在空腔中形成导电区域(28)。随后可以用绝缘体(40)填充沟槽(22)，在这种情况下，导电区域(28)可以形成精确定位的掺杂区域，或者用导体来填充沟槽(22)来形成与导电区域(28)的接触。

公开(公告)号：CN101341590B

公开(公告)日：2011-05-11

申请号：CN200680047950.3

申请日：2006-12-18

申请人： NXP股份有限公司

发明人： 简·桑斯基 ,  韦伯·D·范诺尔特

IPC分类号： H01L21/762

CPC分类号： H01L21/76229 ,  B81C1/00158 ,  B81C2201/014

摘要： 一种制造半导体器件的方法，其中采用分层结构来提供钻蚀结构，所述分层结构包括牺牲层，该牺牲层被夹在两个刻蚀停止层(8，11)之间，并且将半导体薄膜(9)从体衬底(1)分开。在分层结构中形成了穿过半导体层(9)厚度和穿过上刻蚀停止层(8)的访问沟槽(4)和支撑沟槽(5)。支撑沟槽在牺牲层(12)和下刻蚀停止层中延伸得更深，并且被填充。牺牲层被暴露并且通过对刻蚀停止层具有选择性的刻蚀被刻蚀掉，以形成空腔(30)，并且牺牲层实现了经由包括填充的支撑沟槽的垂直支撑结构而被附着在体衬底上的半导体薄膜。

公开(公告)号：CN101142661A

公开(公告)日：2008-03-12

申请号：CN200680002444.2

申请日：2006-01-12

申请人： NXP股份有限公司

发明人： 约翰内斯·J·T·M·唐克斯 ,  韦伯·D·范诺尔特 ,  菲利浦·默尼耶-贝拉德 ,  塞巴斯蒂恩·尼坦克 ,  埃尔温·海曾 ,  弗朗索瓦·纳耶莉

IPC分类号： H01L21/31 ,  H01L29/732 ,  H01L29/737

摘要： 本发明提供了一种在标准的CMOS浅沟槽隔离区域的沟槽(4、44)中集成的具有降低的集电极串联电阻的双极晶体管。该双极晶体管包括在一个制造步骤中制造的集电极区域(6、34)，因此具有较短的导电路径，降低了集电极串联电阻，改善了双极晶体管的高频性能。双极晶体管还包括基极区域(8、22、38)和发射极区域(10、24、39)，基极区域的第一部分位于沟槽(4、44)底部上的集电极区域(6、34)的选定部分上，发射极区域位于基极区域(8、22、38)的第一部分的选定部分上。基极接触(11、26、51)在绝缘区域(2、42)上的基极区域(8、22、38)的第二部分上与基极区域(8、22、38)电接触。集电极区域(6、34)在突起(5、45)的顶部上与集电极接触(13、25、50)电接触。

公开(公告)号：CN101589468A

公开(公告)日：2009-11-25

申请号：CN200880002446.0

申请日：2008-01-14

申请人： NXP股份有限公司

发明人： 罗纳德·德克尔 ,  让-马克·扬努 ,  尼古拉斯·J·A·范费恩 ,  韦伯·D·范诺尔特

IPC分类号： H01L23/498

CPC分类号： H01L23/49827 ,  B81C1/00087 ,  B81C1/00238 ,  H01L23/13 ,  H01L23/481 ,  H01L23/49833 ,  H01L25/0657 ,  H01L2224/0554 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/056 ,  H01L2224/16225 ,  H01L2224/73204 ,  H01L2225/06513 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/1461 ,  H01L2924/3011 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： 本发明涉及一种系统级封装，该系统级封装包括具有小于100μm厚度的集成衬底和多个通过衬底的通路，这些通过衬底的通路具有大于5的深宽比。第一芯片被附接至该集成衬底，并被布置在该集成衬底和支撑之间，该支撑适于在处理和操作过程中机械地支撑该集成衬底。根据本发明，在没有通过衬底的孔蚀刻步骤的情况下，可以制造该系统级封装。较大的深宽比暗示着减小的横向延伸，该减小的横向延伸允许增大集成密度和减小引线电感。

公开(公告)号：CN100505208C

公开(公告)日：2009-06-24

申请号：CN200580009066.6

申请日：2005-03-11

申请人： NXP股份有限公司

发明人： 韦伯·D·范诺尔特 ,  埃于普·阿克森

IPC分类号： H01L21/762

CPC分类号： H01L21/76229 ,  H01L21/02002

摘要： 本发明涉及一种制造半导体器件的方法，该半导体器件包括衬底(1)和半导体主体(2)，在该半导体主体中，形成至少一个半导体元件，其中，在该半导体主体(2)中如下形成半导体岛(3)：通过在半导体主体(2)的表面中形成第一空腔(4)，所述第一空腔的壁由第一电介层(6)覆盖，其后借助于经由第一空腔(4)底部的钻蚀来除去半导体主体(2)的横向部分，由此在半导体主体(2)中形成空腔(20)，在该空腔上形成半导体岛(3)，并且其中，在半导体主体(2)的表面中形成第二空腔(5)，所述第二空腔的壁由第二电介质层覆盖，并且覆盖有第二电介质层的壁之一形成半导体岛(3)的侧壁。根据本发明，选择相同的电介质层(6)用于第一和第二电介质层，选择第二空腔(5)的横向尺寸和电介质层(6)的厚度使得第二空腔(5)基本上完全由电介质层(6)填充，并且选择第一空腔(4)的横向尺寸使得第一空腔(4)的壁和底部设有由电介质层(6)构成的均匀涂层。以这种方式，可以利用最少量的(掩模)步骤来形成与其环境隔离的半导体岛(3)。

公开(公告)号：CN101233604B

公开(公告)日：2011-10-05

申请号：CN200680028373.3

申请日：2006-07-26

申请人： NXP股份有限公司

发明人： 约翰内斯·J·T·M·东科尔斯 ,  韦伯·D·范诺尔特 ,  弗朗索瓦·纳耶

IPC分类号： H01L21/331 ,  H01L29/10 ,  H01L29/732 ,  H01L29/737

CPC分类号： H01L29/7378 ,  H01L21/26506 ,  H01L21/26513 ,  H01L29/0649 ,  H01L29/1004 ,  H01L29/66242 ,  H01L29/66272 ,  H01L29/732

摘要： 本发明涉及一种具有衬底(12)和硅半导体主体(11)的半导体器件(10)，该半导体器件包括双极晶体管，该双极晶体管带有分别是第一导电类型的发射极区域、与所述第一导电类型相反的第二导电类型的基极区域和第一导电类型的集电极区域(1，2，3)，包括集电极区域或发射极区域的第一半导体区域被形成在半导体主体(11)中，在该半导体主体的顶部出现的是包括基极区域的第二半导体区域，在该第二半导体区域顶部出现的是包括所述的集电极区域和发射极区域中的另外一个的第三半导体区域，在第一和第二半导体区域(3，2)之间的过渡位置，所述的半导体主体(11)被提供了压缩层，该压缩层是通过掩埋在半导体主体(11)中的电绝缘区域(26，27)形成的。按照本发明，在掩埋的电绝缘区域(26，27)上形成的半导体主体的部分是单晶体，这使得器件的横向小型化，并使晶体管具有卓越的高频特性。按照本发明的制造方法，可以制造这样的器件(10)。

公开(公告)号：CN101208801B

公开(公告)日：2011-09-07

申请号：CN200680022967.3

申请日：2006-06-22

申请人： NXP股份有限公司

发明人： 韦伯·D·范诺尔特 ,  简·雄斯基 ,  菲利浦·默尼耶-贝拉德 ,  埃尔温·海曾

IPC分类号： H01L29/732 ,  H01L29/78 ,  H01L29/165 ,  H01L29/10 ,  H01L29/41 ,  H01L21/331 ,  H01L21/336 ,  H01L29/74 ,  H01L21/762 ,  H01L21/74

CPC分类号： H01L29/7378 ,  B82Y20/00 ,  H01L21/743 ,  H01L21/76229 ,  H01L21/8222 ,  H01L21/8249 ,  H01L29/1087 ,  H01L29/41708 ,  H01L29/42384 ,  H01L29/66242 ,  H01L29/78 ,  H01L29/78645 ,  H01L29/78696 ,  H01L31/035236 ,  H01L31/1812 ,  Y02E10/50

摘要： 本发明涉及一种半导体器件(10)，具有衬底(11)和硅半导体本体(12)，包括具有晶体管(T)的有源区(A)和围绕有源区(A)的无源区(P)，并且配置有与从半导体本体(12)的表面下陷的金属材料导电区(2)相连的金属材料掩埋导电区(1)，据此所述掩埋导电区(1)至少是在半导体本体(12)的有源区的位置处是可电连接的。根据本发明，掩埋导电区(1)是在半导体本体(12)的有源区(A)的位置处的。按照这种方式，使用具有与周围的硅完全不同的结晶性质的金属材料，可以在半导体本体(12)的有源区(A)处局部地产生非常低的掩埋阻抗。通过使用根据本发明的方法是可行的。这种掩埋的低阻抗对于双极型晶体管和MOS晶体管两者提供实质上的优势。

公开(公告)号：CN100583452C

公开(公告)日：2010-01-20

申请号：CN200680003375.7

申请日：2006-01-23

申请人： NXP股份有限公司

发明人： 韦伯·D·范诺尔特 ,  弗朗西斯库斯·P·威德斯霍芬 ,  拉杜·芬尔代亚努

IPC分类号： H01L29/78 ,  H01L29/786 ,  H01L29/06 ,  H01L29/49 ,  H01L29/423 ,  H01L29/165 ,  H01L21/336

CPC分类号： H01L29/785 ,  H01L29/66795 ,  H01L29/7854

摘要： 本发明提出了一种使用传统半导体工艺技术制造超短长度双栅极FET的方法，具有非常小且可再现的鳍，其间距和宽度比利用光刻技术可以获得的间距和宽度小。在衬底(1)上的凸起物(2)上形成第一层(3)和第二层(4)，随后暴露出凸起物(2)的顶部表面。将第一层(3)的一部分相对于凸起物(2)和第二层(4)选择性地去除，从而产生鳍(6)和沟槽(5)。同样，本发明用于形成多个鳍(6)和沟槽(5)。通过在沟槽(5)中形成栅极电极(7)以及源极和漏极区来产生双栅极FET。另外，提出制作具有可以单独进行偏置的两个栅极电极的超短长度不对称双栅极FET的方法。

公开(公告)号：CN100521159C

公开(公告)日：2009-07-29

申请号：CN200580035042.8

申请日：2005-10-13

申请人： NXP股份有限公司

发明人： 普拉巴特·阿加瓦尔 ,  扬·W·斯洛特布曼 ,  韦伯·D·范诺尔特

IPC分类号： H01L21/8248 ,  H01L27/098 ,  H01L27/06

CPC分类号： H01L27/098 ,  H01L21/8248 ,  H01L27/0623

摘要： 公开了一种包括源极和漏极区(17、18)的与BiCMOS兼容的JFET器件，以与用于形成发射极外扩散或垂直双极型器件相同的方式形成所述源极和漏极，其中，形成双极型器件中的发射极帽的半导体层形成了JFET器件的沟道(16)，以及形成双极型器件的本征基极区的材料层(即，基极epi-迭层)形成了JFET器件的本征栅极区(14)。结果，可以在标准BiCMOS工艺中实现JFET器件的集成，而无需任何附加掩模或其他处理步骤。