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公开(公告)号：CN115911047A
公开(公告)日：2023-04-04
申请号：CN202211007184.5
申请日：2022-08-22
Applicant: 英特尔公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种具有晶体管架构的集成电路，包括第一半导体主体和第二半导体主体。第一半导体主体和第二半导体主体相对于彼此垂直(例如，堆叠配置)或水平(叉板式配置)布置，并且通过绝缘体材料彼此分离，并且每个半导体主体都可以配置用于平面或非平面晶体管拓扑。第一栅极结构在第一半导体主体上，并且包括第一栅极电极和第一高k栅极电介质。第二栅极结构在第二半导体主体上，并且包括第二栅极电极和第二高k栅极电介质。在示例中，第一栅极电极包括包含硅和一种或多种金属的化合物的层；第二栅极结构可以包括或不包括硅化物功函数层。在一个示例中，第一栅极电极为n型，并且第二栅极电极为p型。
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公开(公告)号：CN101036362B
公开(公告)日：2013-05-22
申请号：CN200580033434.0
申请日：2005-09-30
Applicant: 英特尔公司
Inventor： A·潘
CPC classification number: H04L27/2608 , H04B7/0626 , H04W52/34 , H04W52/346
Abstract: 基于预先确定的空间信道增益的期望值和空间信道的SNR(对应于不同的天线)执行MIMO系统的空间功率分配和比特加载。基于所选择的信道模型(62)计算(64)空间信道增益的期望值。然后基于水填充功率分配计算空间信道的SNR(66)。因此，不需要来自接收机的与空间信道有关的反馈信息。
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公开(公告)号：CN101019342A
公开(公告)日：2007-08-15
申请号：CN200580030474.X
申请日：2005-09-02
Applicant: 英特尔公司
IPC: H04B7/06
CPC classification number: H04B7/0634 , H04B7/0408 , H04B7/0417 , H04B7/0617 , H04B7/0663
Abstract: 本发明涉及通过从波束成形矩阵因式分解出不重要的信息(特别是相位信息)来减小闭环MIMO系统中的反馈带宽的方法。
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公开(公告)号：CN111696957A
公开(公告)日：2020-09-22
申请号：CN202010143694.X
申请日：2020-03-04
Applicant: 英特尔公司
IPC: H01L23/535 , H01L23/50 , H01L27/02
Abstract: 背面触点结构包括蚀刻选择性材料以促进背面触点的形成。集成电路结构包括正面触点区域，在正面触点区域下方的器件区域以及在器件区域下方的背面触点区域。器件区域包括晶体管。背面触点区域包括在晶体管的源极区域或漏极区域下方的第一电介质材料，在横向上与第一电介质材料相邻且在晶体管的栅极结构下方的第二电介质材料。非导电间隔体位于第一电介质材料和第二电介质材料之间。第一电介质材料和第二电介质材料相对于彼此和间隔体是可选择性蚀刻的。背面触点区域可以包括互连特征部，该互连特征部例如穿过第一电介质材料并接触源极/漏极区域的底面，和/或穿过第二电介质材料并接触栅极结构。
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公开(公告)号：CN111564428A
公开(公告)日：2020-08-21
申请号：CN202010031587.8
申请日：2020-01-13
Applicant: 英特尔公司
Inventor： A·D·利拉克 , E·曼内巴赫 , A·潘 , R·申克尔 , S·A·博亚尔斯基 , W·拉赫马迪 , P·莫罗 , J·比勒费尔德 , G·杜威 , H·载允 , N·卡比尔
IPC: H01L23/535 , H01L23/538 , H01L23/48 , H01L21/768 , H01L27/02
Abstract: 在一些实施例中，通过使用倾斜蚀刻以去除材料从而暴露相邻导体的一部分来形成半导体器件结构。然后，在形成接触部或其它导电结构(例如，和互连)期间，在去除材料时形成的空间可以被一种或多种导电材料填充。以此方式，接触部形成还填充了空间以形成倾斜的局部互连部分，该局部互连部分连接相邻的结构(例如，源极/漏极接触部到相邻的源极/漏极接触部，源极/漏极接触部到相邻的栅极接触部，源极/漏极接触部到也连接到栅极/源极/漏极接触部的相邻器件级导体)。在其它实施例中，在本文中被称为“拼合过孔”的互连结构从导电结构的横向相邻的外围表面建立电连接，所述导电结构并不彼此同轴、同心地对准。
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Patent Agency Ranking
公开(公告)号：CN110943082A
公开(公告)日：2020-03-31
申请号：CN201910784257.3
申请日：2019-08-20
Applicant: 英特尔公司
IPC: H01L27/092 , H01L29/775 , H01L21/8238 , B82Y10/00
Abstract: 纳米线晶体管结构具有第一器件区域，第一器件区域具有包括半导体材料的第一主体，第一主体具有第一横截面形状。第二器件区域具有第二主体，第二主体具有与第一横截面形状不同的第二横截面形状。第一器件部分垂直地位于第二器件部分的上方或下方，其中主体在源极和漏极之间水平延伸。第一栅极结构环绕第一主体，并且第二栅极结构环绕第二主体。可以使用纳米线的几何形状的差异来独立于第二器件部分优化第一器件部分中的性能。
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公开(公告)号：CN110660777A
公开(公告)日：2020-01-07
申请号：CN201910457257.2
申请日：2019-05-29
Applicant: 英特尔公司
IPC: H01L23/538 , H01L27/088
Abstract: 堆叠式晶体管结构在上晶体管和下晶体管的源极/漏极区域之间具有导电互连。在一些实施例中，互连至少部分地由沉积在上晶体管的源极/漏极区域中的高掺杂外延材料提供。在这种情况下，从上晶体管的沟道区域的半导体材料的暴露部分或与上晶体管的沟道区域相邻的半导体材料的暴露部分施加外延材料，并且该外延材料向下延伸到凹陷部中，该凹陷部暴露下晶体管的源极/漏极接触部结构。外延源极/漏极材料直接接触下晶体管的源极/漏极接触部结构，以提供互连。在其他实施例中，仍然从沟道区域的暴露半导体材料或邻近沟道区域的暴露半导体材料施加外延材料且该外延材料向下延伸到凹陷部中，但无需接触下接触部结构。相反，含金属的接触部结构穿过上源极/漏极区域的外延材料并接触下晶体管的源极/漏极接触部结构。
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公开(公告)号：CN101019342B
公开(公告)日：2012-01-18
申请号：CN200580030474.X
申请日：2005-09-02
Applicant: 英特尔公司
IPC: H04B7/06
CPC classification number: H04B7/0634 , H04B7/0408 , H04B7/0417 , H04B7/0617 , H04B7/0663
Abstract: 本发明涉及通过从波束成形矩阵因式分解出不重要的信息(特别是相位信息)来减小闭环MIMO系统中的反馈带宽的方法。
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公开(公告)号：CN102364883A
公开(公告)日：2012-02-29
申请号：CN201110391761.0
申请日：2005-09-02
Applicant: 英特尔公司
IPC: H04B7/06
CPC classification number: H04B7/0634 , H04B7/0408 , H04B7/0417 , H04B7/0617 , H04B7/0663
Abstract: 本发明涉及具有有限反馈的MIMO系统中的闭环传输波束成形方法和系统。本发明记载了通过从波束成形矩阵因式分解出不重要的信息(特别是相位信息)来减小闭环MIMO系统中的反馈带宽的方法。
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公开(公告)号：CN111386606A
公开(公告)日：2020-07-07
申请号：CN201880063167.9
申请日：2018-01-18
Applicant: 英特尔公司
IPC: H01L27/08 , H01L29/78 , H01L29/66 , H01L29/861 , H01L21/8234 , H01L27/092
Abstract: 一种集成电路结构包括：在长度方向上水平延伸且包括底部部分和底部部分上方的顶部部分的第一半导体鳍状物；与第一半导体鳍状物的底部部分相关联的底部晶体管；位于底部晶体管上方且与第一半导体鳍状物的顶部部分相关联的顶部晶体管；以及第一垂直二极管。所述第一垂直二极管包括：至少与第一半导体鳍状物的底部部分相关联的底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种；至少与第一半导体鳍状物的顶部部分相关联的顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种；电连接到底部区域的底部端子；以及电连接到第一半导体鳍状物的顶部部分处的顶部区域的顶部端子。
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