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公开(公告)号：CN119153465A
公开(公告)日：2024-12-17
申请号：CN202311829488.4
申请日：2023-12-27
Applicant: 英特尔公司
IPC: H01L27/088 , H01L29/423 , H01L29/10 , H01L29/08 , B82Y40/00
Abstract: 描述了具有背侧接触部显露均匀性的集成电路结构以及制造具有背侧接触部显露均匀性的集成电路结构的方法。在示例中，集成电路结构包括包含多个水平堆叠的纳米线或鳍状物的集成电路结构。栅极堆叠体位于多个水平堆叠的纳米线或鳍状物之上。外延源极或漏极结构位于多个水平堆叠的纳米线或鳍状物的一端处。导电源极或漏极接触部竖直地位于外延源极或漏极结构的底部之下并且与外延源极或漏极结构的底部接触。导电源极或漏极接触部位于隔离层中的腔体中。隔离层在栅极堆叠体之下横向地延伸。
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公开(公告)号：CN119730372A
公开(公告)日：2025-03-28
申请号：CN202411156411.X
申请日：2024-08-22
Applicant: 英特尔公司
Abstract: 描述了具有差异化的源极或漏极结构的集成电路结构。在示例中，集成电路结构包括第一、第二和第三多条水平堆叠的纳米线或第一、第二和第三鳍状物，以及第一、第二和第三栅极堆叠体。第一外延源极或漏极结构位于第一多条水平堆叠的纳米线或第一鳍状物与第二多条水平堆叠的纳米线或第二鳍状物之间，第一外延源极或漏极结构具有横向宽度和成分。第二外延源极或漏极结构位于第二多条水平堆叠的纳米线或第二鳍状物与第三多条水平堆叠的纳米线或第三鳍状物之间，第二外延源极或漏极结构具有第一外延源极或漏极结构的成分，并且第二外延源极或漏极结构具有小于第一外延源极或漏极结构的横向宽度的横向宽度。
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公开(公告)号：CN119208326A
公开(公告)日：2024-12-27
申请号：CN202311839746.7
申请日：2023-12-28
Applicant: 英特尔公司
IPC: H01L27/088 , H01L29/417 , H01L23/538 , H01L29/08 , B82Y40/00
Abstract: 描述了具有背面源极或漏极接触部选择性的集成电路结构。在示例中，一种集成电路结构包括位于第一多条水平堆叠纳米线或鳍状物的端部处的第一外延源极或漏极结构，其中，第一导电源极或漏极接触部在垂直方向上位于所述第一外延源极或漏极结构的底部下面并与之接触，并且第一硬掩模材料位于所述第一导电源极或漏极接触部下面并与之接触。第二外延源极或漏极结构位于第二多条水平堆叠纳米线或鳍状物的端部处，其中，第二导电源极或漏极接触部在垂直方向上位于所述第二外延源极或漏极结构的底部下面并与之接触，并且第二硬掩模材料位于第二导电源极或漏极接触部下面并与之接触。
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公开(公告)号：CN119069475A
公开(公告)日：2024-12-03
申请号：CN202311827307.4
申请日：2023-12-28
Applicant: 英特尔公司
IPC: H01L27/088 , H01L29/417 , H01L23/538 , H01L29/08 , B82Y40/00
Abstract: 描述了具有背面触点拼接的集成电路结构。在示例中，集成电路结构包括与第二多个水平堆叠的纳米线横向间隔开的第一多个水平堆叠的纳米线。第一外延源极或漏极结构和第二外延源极或漏极结构在第一多个水平堆叠的纳米线和第二多个水平堆叠的纳米线的相应端部处。导电触点结构在第一外延源极或漏极结构和第二外延源极或漏极结构下方并与第一外延源极或漏极结构和第二外延源极或漏极结构接触，并且导电触点结构在第一外延源极或漏极结构和第二外延源极或漏极结构之间是连续的。导电触点结构在第一外延源极或漏极结构和第二外延源极或漏极结构下方的第一垂直厚度大于在第一外延源极或漏极结构和第二外延源极或漏极结构之间的区域中的第二垂直厚度。
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公开(公告)号：CN118738087A
公开(公告)日：2024-10-01
申请号：CN202311863277.2
申请日：2023-12-29
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/41 , H01L29/417 , H01L29/78 , H01L21/336 , H01L27/088
Abstract: 本文中描述的器件、晶体管结构、系统和技术涉及场效应晶体管的背侧接触部，所述背侧接触部在腔体间隔物形成之前使用背侧接触部蚀刻形成。晶体管包括半导体结构，诸如在源极和漏极之间延伸的纳米带。间隔物材料在栅极和源极/漏极之间，作为腔体间隔物填充物。间隔物材料也在背侧接触部的一部分和源极/漏极的一部分之间，以消除背侧接触部和栅极之间的短路。
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Patent Agency Ranking
公开(公告)号：CN118712197A
公开(公告)日：2024-09-27
申请号：CN202311814345.6
申请日：2023-12-27
Applicant: 英特尔公司
IPC: H01L27/088 , H01L29/417 , H01L23/538 , H01L29/10 , H01L29/08 , H01L29/423
Abstract: 描述了具有背面源极或漏极触点选择性的集成电路结构。在示例中，集成电路结构包括在第一多个水平堆叠的纳米线或鳍状物的端部处的第一外延源极或漏极结构，其中，第一导电源极或漏极触点垂直地在第一外延源极或漏极结构的底部下方并与第一外延源极或漏极结构的底部接触，并且其中，第一硬掩模材料在第一导电源极或漏极触点下方并与第一导电源极或漏极触点接触。第二外延源极或漏极结构在第二多个水平堆叠的纳米线或鳍状物的端部处，其中，第二导电源极或漏极触点垂直地在第二外延源极或漏极结构的底部下方并与第二外延源极或漏极结构的底部接触，并且第二硬掩模材料在第二导电源极或漏极触点的下方并与第二导电源极或漏极触点接触。
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公开(公告)号：CN118676182A
公开(公告)日：2024-09-20
申请号：CN202311870853.6
申请日：2023-12-29
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/41 , H01L29/417 , H01L29/423 , H01L29/78 , H01L27/088 , H01L23/528
Abstract: 描述了具有背面触点选择性的集成电路结构。在示例中，一种集成电路结构包括多条水平堆叠的纳米线。栅极堆叠体位于所述多条水平堆叠的纳米线上方。外延源极或漏极结构位于所述多条水平堆叠的纳米线的端部。硬掩模材料位于所述外延源极或漏极结构的底部下方。导电栅极触点垂直位于所述栅极堆叠体的底部下方并且与所述栅极堆叠体的底部接触，所述导电栅极触点在所述硬掩模材料的一部分下方延伸并且与所述硬掩模材料的一部分接触。
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公开(公告)号：CN115911047A
公开(公告)日：2023-04-04
申请号：CN202211007184.5
申请日：2022-08-22
Applicant: 英特尔公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种具有晶体管架构的集成电路，包括第一半导体主体和第二半导体主体。第一半导体主体和第二半导体主体相对于彼此垂直(例如，堆叠配置)或水平(叉板式配置)布置，并且通过绝缘体材料彼此分离，并且每个半导体主体都可以配置用于平面或非平面晶体管拓扑。第一栅极结构在第一半导体主体上，并且包括第一栅极电极和第一高k栅极电介质。第二栅极结构在第二半导体主体上，并且包括第二栅极电极和第二高k栅极电介质。在示例中，第一栅极电极包括包含硅和一种或多种金属的化合物的层；第二栅极结构可以包括或不包括硅化物功函数层。在一个示例中，第一栅极电极为n型，并且第二栅极电极为p型。
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公开(公告)号：CN119181704A
公开(公告)日：2024-12-24
申请号：CN202311841055.0
申请日：2023-12-29
Applicant: 英特尔公司
IPC: H01L27/088 , H01L29/06 , H01L21/768 , H01L23/528
Abstract: 描述了具有背侧插塞最后方法的集成电路结构。在示例中，一种集成电路结构包括多个水平堆叠的纳米线或鳍状物。栅极堆叠体位于多个水平堆叠的纳米线或鳍状物之上。导电沟槽接触结构位于多个水平堆叠的纳米线或鳍状物下方的水平面处，导电沟槽接触结构具有从导电沟槽接触结构的顶部到导电沟槽接触结构的底部的向外呈锥形的侧壁。
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公开(公告)号：CN118782611A
公开(公告)日：2024-10-15
申请号：CN202311830946.6
申请日：2023-12-27
Applicant: 英特尔公司
IPC: H01L27/088 , H01L29/423 , H01L23/538 , H01L29/06 , B82Y40/00
Abstract: 描述了具有背面触点拓宽的集成电路结构。在示例中，一种集成电路结构包括多条水平堆叠设置的纳米线。栅极堆叠体位于所述多条水平堆叠设置的纳米线之上。外延源极或漏极结构位于所述多条水平堆叠设置的纳米线的末端。导电栅极触点垂直地位于栅极堆叠体的底部下面并与之接触。导电栅极触点位于隔离层中的空腔中，该空腔在平行于外延源极或漏极结构的方向上延伸超出栅极堆叠体，并且该空腔在朝向外延源极或漏极结构的方向上受限于该栅极堆叠体。
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