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公开(公告)号：CN118588637A
公开(公告)日：2024-09-03
申请号：CN202410708976.8
申请日：2024-06-03
Applicant: 武汉大学
IPC: H01L21/768
Abstract: 本申请属于半导体制造封装技术领域，具体公开了一种基于混合键合的背面供电芯片结构的制备方法及芯片结构，制备方法包括：制备第一半导体结构的第一部分：在第一晶圆上依次至少制备埋入式电源轨、器件层以及信号互连层；制备第一半导体结构的第二部分：在第一晶圆中制备贯穿的第一组硅通孔TSV，且在第一组TSV中填充导电金属柱；制备第二半导体结构；第二半导体结构自下而上至少包括：第二晶圆和供电网络层；使用混合键合工艺将第一半导体结构和第二半导体结构进行键合。通过本申请，提高背面供电芯片的工艺灵活性、制备效率且有效降低成本。
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公开(公告)号：CN114914196B
公开(公告)日：2022-10-11
申请号：CN202210844469.8
申请日：2022-07-19
Applicant: 武汉大学
IPC: H01L21/768 , H01L23/538
Abstract: 本发明公开一种基于芯粒概念的局部中介层2.5D扇出封装结构及工艺，该结构包括芯粒、中介层、第一再布线层、第二再布线层、焊球、塑封层等。该结构基于对中介层的设计实现双面扇出，在中介层硅基正面采用等离子体刻蚀得到TSV盲孔并在表面沉积绝缘层；在TSV盲孔中电镀填充铜柱并在上方制作第一层再布线层和凸块。并行的在临时玻璃载板上涂层并制作第二再布线层，并与上述中介层键合。通过导电材料实现中介层凸块与芯粒下方凸块电连接，并塑封。去除临时玻璃载板，并植球以便实现下一层互连。该结构实现双面扇出便于芯粒堆叠，且双层互连层结构降低了信号串扰问题，减少了封装工艺和降低封装成本，中介层由外部工艺提供加速了制造效率。
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公开(公告)号：CN114927500A
公开(公告)日：2022-08-19
申请号：CN202210846548.2
申请日：2022-07-19
Applicant: 武汉大学
IPC: H01L23/538 , H01L23/49 , H01L25/18 , H01L21/768 , H01L21/50
Abstract: 本发明公开了一种基于分布式的双扇出型异构集成三维封装结构及工艺。该结构及工艺主要包括：第一芯粒、第二芯粒制作金属凸块后贴装于第一临时载板上并进行模塑料填充；把芯粒倒装后进行模塑料通孔刻蚀、TMV填充并制作第一再布线层形成第一封装体；将第一封装体与第三芯粒贴装在第二临时载板上；之后进行模塑料填充、减薄；进行二次塑封层打孔、TMV填充、植球、存储芯粒的堆叠并制作第二再布线层形成第二封装体；最后植球实现三维堆叠。该结构基于分布式的双扇出型异构集成技术实现了不同种类异质芯片的三维堆叠，有效提高了封装集成度，同时有效减少了互连距离，在电性能及信号传输方面具有很大的优势。
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公开(公告)号：CN119510488A
公开(公告)日：2025-02-25
申请号：CN202411525392.3
申请日：2024-10-30
Applicant: 武汉大学
Abstract: 本发明公开了一种考虑界面粗糙度分布的接触热阻测量方法，属于薄膜沉积技术领域。方法包括获取下层薄膜上表面的形貌结构数据，并根据下层薄膜上表面的形貌结构数据构建下层薄膜表面分布函数；上层薄膜沉积后，获取上层薄膜上表面的形貌结构数据，并根据上层薄膜上表面的形貌结构数据构建上层薄膜表面分布函数；基于下层薄膜表面分布函数和上层薄膜表面分布函数计算初始空洞占比；按设定角度沿中轴线旋转上层薄膜三维图，计算每次旋转后的空洞占比；根据初始空洞占比和每次旋转后的空洞占比，构建不同空洞占比的有限元模型，并测量不同空洞占比下的接触热阻。本发明考虑了界面粗糙度分布对接触热阻的影响，得到不同空洞占比下的接触热阻。
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公开(公告)号：CN117316837A
公开(公告)日：2023-12-29
申请号：CN202311615234.2
申请日：2023-11-29
Applicant: 武汉大学
IPC: H01L21/67 , H01L21/677 , G06F30/20 , G06F17/18 , G06F17/11 , G06F119/04 , G06F119/14
Abstract: 本发明提出了晶圆混合键合工艺的真空互联设备及数字孪生系统，包括第一真空腔，其内设置若干第一腔室；第二真空腔，其真空度高于第一真空腔且其内设置若干第二腔室；缓冲腔，连通在第一真空腔与第二真空腔之间；转运设备，设置在真空互联设备内并将晶圆及芯粒在各腔室之间进行转运；第一腔室及第二腔室内按照晶圆混合键合工艺各工序顺序依次安装有对应工序的设备仪器；提供了用于混合键合工艺的真空互联环境，将混合键合各工序所需设备整合，通过自动化的转运设备对晶圆进行转移及调控，并根据不同工艺所需加工时间不同对晶圆加工；还能同时进行晶圆与晶圆以及晶圆与芯粒的混合键合，提高混合键合效率并提升产品的适用性。
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Patent Agency Ranking
公开(公告)号：CN115295398A
公开(公告)日：2022-11-04
申请号：CN202210802002.7
申请日：2022-07-07
Applicant: 武汉大学
Abstract: 本发明公开了一种提高碳化硅外延片晶体质量的方法，首先选择碳化硅衬底，利用图形产生技术，在衬底表面制作图形化结构，之后在衬底表面镀金属镍掩膜层，利用图形转移技术，对衬底进行刻蚀，获得图形化碳化硅衬底，最后采用CVD外延方法制备碳化硅外延层。本发明通过制备图形化衬底，有效提高了碳化硅外延片的晶体质量。
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公开(公告)号：CN114927500B
公开(公告)日：2022-10-04
申请号：CN202210846548.2
申请日：2022-07-19
Applicant: 武汉大学
IPC: H01L23/538 , H01L23/49 , H01L25/18 , H01L21/768 , H01L21/50
Abstract: 本发明公开了一种基于分布式的双扇出型异构集成三维封装结构及工艺。该结构及工艺主要包括：第一芯粒、第二芯粒制作金属凸块后贴装于第一临时载板上并进行模塑料填充；把芯粒倒装后进行模塑料通孔刻蚀、TMV填充并制作第一再布线层形成第一封装体；将第一封装体与第三芯粒贴装在第二临时载板上；之后进行模塑料填充、减薄；进行二次塑封层打孔、TMV填充、植球、存储芯粒的堆叠并制作第二再布线层形成第二封装体；最后植球实现三维堆叠。该结构基于分布式的双扇出型异构集成技术实现了不同种类异质芯片的三维堆叠，有效提高了封装集成度，同时有效减少了互连距离，在电性能及信号传输方面具有很大的优势。
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公开(公告)号：CN114914196A
公开(公告)日：2022-08-16
申请号：CN202210844469.8
申请日：2022-07-19
Applicant: 武汉大学
IPC: H01L21/768 , H01L23/538
Abstract: 本发明公开一种基于芯粒概念的局部中介层2.5D扇出封装结构及工艺，该结构包括芯粒、中介层、第一再布线层、第二再布线层、焊球、塑封层等。该结构基于对中介层的设计实现双面扇出，在中介层硅基正面采用等离子体刻蚀得到TSV盲孔并在表面沉积绝缘层；在TSV盲孔中电镀填充铜柱并在上方制作第一层再布线层和凸块。并行的在临时玻璃载板上涂层并制作第二再布线层，并与上述中介层键合。通过导电材料实现中介层凸块与芯粒下方凸块电连接，并塑封。去除临时玻璃载板，并植球以便实现下一层互连。该结构实现双面扇出便于芯粒堆叠，且双层互连层结构降低了信号串扰问题，减少了封装工艺和降低封装成本，中介层由外部工艺提供加速了制造效率。
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公开(公告)号：CN114566482A
公开(公告)日：2022-05-31
申请号：CN202210459223.9
申请日：2022-04-28
Applicant: 武汉大学
IPC: H01L23/498 , H01L21/48 , H01L21/52 , H01L23/49 , H01L21/60
Abstract: 本发明公开一种三维扇出封装结构及其制备方法，通过在载板上挖槽，在凹槽及四其周制备金属布线层，然后贴装芯粒，通过金属布线层将芯粒的部分引脚引出到载板正面，塑封后，在塑封层制备导电柱将该部分引脚导出，之后在塑封层制备第一再布线层和第一介质层，完成正面封装；之后对载板背面减薄至金属布线层，露出芯粒的另一部分引脚后制备第二再布线层和第二介电层，完成双面扇出的扇出封装单元制备，将扇出封装单元根据需要堆叠后采用焊球连接，得到三维扇出封装结构。本发明通过双面扇出的扇出封装单元可以有效减少互连距离，便于三维堆叠，在电互连性能上具有很大的优势，其损耗更小，效率更高，大大减少封装工艺难度和降低封装成本。
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公开(公告)号：CN118676030A
公开(公告)日：2024-09-20
申请号：CN202410801736.2
申请日：2024-06-20
Applicant: 武汉大学
Abstract: 本发明涉及半导体器件技术领域，尤其涉及一种用于降低3D NAND晶圆翘曲的方法，本发明首先使用有限元仿真软件建立3D NAND晶圆等效模型以获取晶圆热分布和晶圆翘曲分布概况，并使用晶圆翘曲测量装置量测了晶圆翘曲分布以验证有限元等效模型的准确性。随后基于有限元等效模型计算所得的晶圆翘曲分布情况，对共源线进行工艺改善，在晶圆背部进行针对性图形化蚀刻。本发明能够在3D NAND器件制作完成之前获取晶圆的翘曲分布，促使在制作过程中能够通过共源线改善工艺。共源线和晶圆背部都处于3D NAND核心器件区之外，这使得晶圆翘曲优化工艺对3D NAND核心存储功能的损伤降至最小。
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