公开(公告)号：CN114342087A

公开(公告)日：2022-04-12

申请号：CN202080062127.X

申请日：2020-09-02

Applicant: 株式会社电装

Inventor： 宫田征典 ,  利田祐麻 ,  药师川裕贵 ,  妹尾贤 ,  细川博司 ,  永井昂哉

IPC: H01L29/739 ,  H01L29/423

Abstract: IGBT区域(11)为具有第1区域(11a)以及与第1区域(11a)不同的第2区域(11b)的结构。并且，在FWD区域(12)及IGBT区域(11)的第1区域(11a)中形成有当在第1电极(41)与第2电极(45)之间施加了使FWD元件进行二极管动作的正偏压时、与第2区域(11b)相比更容易抽取从第2电极(45)注入的载流子的载流子抽取部(38、39)。

公开(公告)号：CN104838500B

公开(公告)日：2017-08-15

申请号：CN201380062964.2

申请日：2013-11-26

Applicant: 株式会社电装

Inventor： 利田祐麻 ,  赤木望 ,  林敬太

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L29/0634 ,  H01L21/2251 ,  H01L21/26513 ,  H01L21/324 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/417 ,  H01L29/41741 ,  H01L29/66734 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/861 ,  H01L29/8611

Abstract: 半导体装置具备比超结构造高杂质浓度的深层(18)。所述深层从距半导体层(5)的表面为规定深度的位置形成，与高杂质层(10)相接并与所述超结构造相接。从衬底法线方向来看，所述深层和表面电极(12)中的与所述高杂质层相接的部分中成为最外周侧的第1端部(P1)与所述高杂质层中的外周侧的端部之间重叠。

公开(公告)号：CN101465370A

公开(公告)日：2009-06-24

申请号：CN200810185653.6

申请日：2008-12-17

Applicant: 株式会社电装

Inventor： 利田祐麻 ,  榊原纯 ,  山口仁

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0634 ,  H01L29/66734

Abstract: 一种半导体器件，包括：第一半导体层(1)；具有第一和第二柱层(11a－18a，11b－18b)的PN柱层(11－18)；以及第二半导体层(3)。第一和第二柱层中的每一个都包括沿水平方向交替设置的第一和第二柱(21n，21p)。第一和第二柱层分别具有通过在预定深度从第一柱中的杂质量减去第二柱中的杂质量定义的第一和第二杂质量差异。第一杂质量差异为恒定的正值。第二杂质量差异为恒定的负值。

公开(公告)号：CN112673466B

公开(公告)日：2024-02-23

申请号：CN201980058845.7

申请日：2019-08-29

Applicant: 株式会社电装

Inventor： 赤井智喜 ,  利田祐麻 ,  妹尾贤 ,  大河原淳

IPC: H01L21/76 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872

Abstract: 将IGBT用第1沟槽(13a)中的最靠FWD用沟槽(13b)侧的沟槽(133a)的中心与FWD用第1沟槽(13b)中的最靠IGBT用沟槽侧(13a)的沟槽(133b)的中心之间的距离设为分离单元间距(W1)。将IGBT用第1沟槽彼此(131a)的中心间的最小距离设为IGBT用第1沟槽间距(D1a)，将相邻的IGBT用第2沟槽(132b)彼此的中心间的最小距离设为IGBT用第2沟槽间距(D2a)，将相邻的FWD用第1沟槽(131b)彼此的中心间的最小距离设为FWD用第1沟槽间距(D1b)，将相邻的FWD用第2沟槽132b彼此的中心间的最小距离设为FWD用第2(56)对比文件CN 105679814 A,2016.06.15CN 106463504 A,2017.02.22CN 103733344 A,2014.04.16US 2018047725 A1,2018.02.15CN 107534053 A,2018.01.02CN 104160512 A,2014.11.19US 2006286751 A1,2006.12.21JP 2017011171 A,2017.01.12JP 2009021557 A,2009.01.29JP 2014063960 A,2014.04.10Benedikt Gburek*, VeitWagner.Influence of the semiconductorthickness on the charge carrier mobilityin P3HT organic field-effect transistorsin top-gate architecture on flexiblesubstrates.Organic Electronics.2011,全文.翟东媛;赵毅;蔡银飞;施毅;郑有炓.沟槽形状对硅基沟槽式肖特基二极管电学特性的影响.物理学报.63(12),全文.

公开(公告)号：CN105789271B

公开(公告)日：2019-01-01

申请号：CN201610320436.8

申请日：2012-09-04

Applicant: 株式会社电装

Inventor： 赤木望 ,  利田祐麻 ,  桑原诚

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/04

Abstract: 半导体元件(9)的元件电极(12、17)设置在单元区(1)中，而电连接到半导体衬底(6)的最外周电极(21)设置在周边区(2)中。在周边区(2)中，第二导电型层(7)设置在超级结结构之上。电位分割区(23)设置在第二导电型层(7)之上，以电连接元件电极(12、17)和最外周电极(21)，并还将元件电极(12、17)和最外周电极(21)之间的电压分成多个级。当从半导体衬底(6)的厚度方向看时，电位分割区(23)的一部分与周边区(2)重叠。

公开(公告)号：CN106104808A

公开(公告)日：2016-11-09

申请号：CN201580015009.2

申请日：2015-03-16

Applicant: 株式会社电装

Inventor： 利田祐麻 ,  赤木望

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7811 ,  H01L29/0615 ,  H01L29/0623 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/157 ,  H01L29/7397 ,  H01L29/7813

Abstract: 在具有SJ构造的半导体装置中，能够减少输出电容损失，并且抑制复原噪声和浪涌电压的增加。在第2导电型列区域(3)以及位于第2导电型列区域(3)上的半导体层(4)的至少某一方设置第1导电型区域(6)，该第1导电型区域(6)在第1电极(13)和第2电极(12)之间的电压为0时具有非耗尽层区域。并且，当第1电极(13)和第2电极(12)之间的电压为规定电压时，形成在第1导电型列区域(2)和第2导电型列区域(3)及第2导电型层(4)的界面的耗尽层(14)、以及形成在第1导电型区域(6)和该第1导电型区域(6)所形成的区域的界面之间的耗尽层(14)相连。

公开(公告)号：CN105789271A

公开(公告)日：2016-07-20

申请号：CN201610320436.8

申请日：2012-09-04

Applicant: 株式会社电装

Inventor： 赤木望 ,  利田祐麻 ,  桑原诚

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/04

CPC classification number: H01L29/405 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/404 ,  H01L29/7803 ,  H01L29/7808 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/06 ,  H01L27/04 ,  H01L29/0611 ,  H01L29/78

Abstract: 半导体元件(9)的元件电极(12、17)设置在单元区(1)中，而电连接到半导体衬底(6)的最外周电极(21)设置在周边区(2)中。在周边区(2)中，第二导电型层(7)设置在超级结结构之上。电位分割区(23)设置在第二导电型层(7)之上，以电连接元件电极(12、17)和最外周电极(21)，并还将元件电极(12、17)和最外周电极(21)之间的电压分成多个级。当从半导体衬底(6)的厚度方向看时，电位分割区(23)的一部分与周边区(2)重叠。

公开(公告)号：CN112673466A

公开(公告)日：2021-04-16

申请号：CN201980058845.7

申请日：2019-08-29

Applicant: 株式会社电装

Inventor： 赤井智喜 ,  利田祐麻 ,  妹尾贤 ,  大河原淳

IPC: H01L21/76 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872

Abstract: 将IGBT用第1沟槽(13a)中的最靠FWD用沟槽(13b)侧的沟槽(133a)的中心与FWD用第1沟槽(13b)中的最靠IGBT用沟槽侧(13a)的沟槽(133b)的中心之间的距离设为分离单元间距(W1)。将IGBT用第1沟槽彼此(131a)的中心间的最小距离设为IGBT用第1沟槽间距(D1a)，将相邻的IGBT用第2沟槽(132b)彼此的中心间的最小距离设为IGBT用第2沟槽间距(D2a)，将相邻的FWD用第1沟槽(131b)彼此的中心间的最小距离设为FWD用第1沟槽间距(D1b)，将相邻的FWD用第2沟槽132b彼此的中心间的最小距离设为FWD用第2沟槽间距(D2b)。并且，分离单元间距(W1)比各沟槽间距(D1a、D2a、D1b、D2b)窄。

公开(公告)号：CN103828058A

公开(公告)日：2014-05-28

申请号：CN201280046798.2

申请日：2012-08-30

Applicant: 株式会社电装

Inventor： 利田祐麻 ,  赤木望

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

CPC classification number: H01L29/1045 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/66734 ,  H01L29/7813

Abstract: 设置有垂直半导体元件的半导体器件具有沟槽栅极结构和伪栅极结构。沟槽栅极结构包括被形成为通过穿透第一杂质区（5）和基极区（4）以到达超结结构中的第一导电类型区（2b）的第一沟槽（7）。伪栅极结构包括第二沟槽（10），第二沟槽（10）通过穿透基极区（4）到达超结结构并被形成为比第一沟槽（7）更深。

公开(公告)号：CN103828054B

公开(公告)日：2018-02-02

申请号：CN201280047129.7

申请日：2012-09-04

Applicant: 株式会社电装

Inventor： 赤木望 ,  利田祐麻 ,  桑原诚

IPC: H01L29/06 ,  H01L27/04 ,  H01L29/78

CPC classification number: H01L29/405 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/404 ,  H01L29/7803 ,  H01L29/7808 ,  H01L29/7811 ,  H01L29/7813

Abstract: 半导体元件（9）的元件电极（12、17）设置在单元区（1）中，而电连接到半导体衬底（6）的最外周电极（21）设置在周边区（2）中。在周边区（2）中，第二导电型层（7）设置在超级结结构之上。电位分割区（23）设置在第二导电型层（7）之上，以电连接元件电极（12、17）和最外周电极（21），并还将元件电极（12、17）和最外周电极（21）之间的电压分成多个级。当从半导体衬底（6）的厚度方向看时，电位分割区（23）的一部分与周边区（2）重叠。