公开(公告)号：CN100587968C

公开(公告)日：2010-02-03

申请号：CN200610095663.1

申请日：2006-06-29

Applicant: 株式会社半导体能源研究所

Inventor： 大沼英人 ,  物江滋春

IPC: H01L29/786 ,  H01L27/12 ,  H01L21/336 ,  H01L21/84

CPC classification number: H01L27/1214 ,  H01L27/124 ,  H01L27/127 ,  H01L27/1288 ,  H01L29/78624

Abstract: 本发明揭示一种半导体器件以及其制造方法，其中以自对准方式形成具有不同宽度的LDD区域，并且根据每个电路精密地控制该LDD区域的宽度。通过使用提供有由衍射光栅图案或半透明膜构成的具有光强度降低功能的辅助图案的光掩模或中间掩模，可以自由设定栅极的厚度薄的区域的宽度，并可以根据每个电路将该栅极作为掩模以自对准方式形成的两个LDD区域的宽度有差异地设定。此外，在一个TFT中的具有不同宽度的两个LDD区域都与栅极重叠。

公开(公告)号：CN100414670C

公开(公告)日：2008-08-27

申请号：CN03145480.1

申请日：2003-07-01

Applicant: 株式会社半导体能源研究所

Inventor： 物江滋春

IPC: H01L21/28 ,  H01L21/336 ,  G02F1/136

CPC classification number: H01L29/78696 ,  H01L21/76838 ,  H01L29/42384 ,  H01L29/4908 ,  H01L29/66757 ,  H01L29/78621 ,  H01L2029/7863

Abstract: 栅电极由包含多个导电层的叠层结构形成，从而沿下部第一导电层的沟道的宽度大于沿上部第二导电层的沟道的宽度。在用于形成LDD的离子掺杂过程中，栅电极被用作掩模。结合干刻工艺，用于形成栅电极的掩模图案被加工成最佳形状，从而与栅电极重叠的LDD(Lov)为1μm或1μm以上，优选1.5μm或1.5μm以上。

公开(公告)号：CN1877799A

公开(公告)日：2006-12-13

申请号：CN200610091544.9

申请日：2006-06-07

Applicant: 株式会社半导体能源研究所

Inventor： 大沼英人 ,  物江滋春 ,  山崎舜平

IPC: H01L21/336 ,  H01L21/84 ,  H01L27/12 ,  H01L29/78

CPC classification number: H01L27/1214 ,  H01L27/124 ,  H01L27/1288 ,  H01L29/66757 ,  H01L29/78624

Abstract: 本发明的目的是不通过形成侧壁间隔并不增加工艺数量，而以自对准方式提供至少具有一个LDD区域的TFT。在本发明中，将提供有由衍射光栅图案或半透明膜构成的具有光强度降低功能的辅助图案的光掩模或中间掩模适用于栅电极形成用光蚀刻工艺中，形成包括厚度厚的区域和在其一边上的比所述区域更薄的区域的左右不对称的抗蚀剂图案；形成具有台阶结构的栅电极；将杂质元素经过栅电极的厚度薄的区域添加到半导体层，而以自对准方式形成LDD区域。

公开(公告)号：CN100490117C

公开(公告)日：2009-05-20

申请号：CN200510134192.6

申请日：2005-12-27

Applicant: 株式会社半导体能源研究所

Inventor： 石塚章広 ,  岡本悟 ,  物江滋春 ,  山崎舜平

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/3213

CPC classification number: H01L21/32136 ,  C23F4/00 ,  H01L27/124 ,  H01L27/1248 ,  H01L29/42384 ,  H01L29/4908 ,  H01L51/5092

Abstract: 本发明的目的是制造防止因透明导电膜和蚀刻气体起反应而引起产生微小灰尘，具有良好特性的半导体器件。本发明涉及一种半导体器件的制造方法，其中，形成透明导电膜，在所述透明导电膜上形成第一导电膜，在所述第一导电膜上形成第二导电膜，用含有氯的气体蚀刻所述第二导电膜，用含有氟的气体蚀刻所述第一导电膜。当用含有氯的气体蚀刻第二导电膜时，透明导电膜被第一导电膜保护，并当含有氟的气体蚀刻第一导电膜时，透明导电膜和含有氟的气体不会起反应，因此，不会产生灰尘。

公开(公告)号：CN1893117A

公开(公告)日：2007-01-10

申请号：CN200610095663.1

申请日：2006-06-29

Applicant: 株式会社半导体能源研究所

Inventor： 大沼英人 ,  物江滋春

IPC: H01L29/786 ,  H01L27/12 ,  H01L21/336 ,  H01L21/84

CPC classification number: H01L27/1214 ,  H01L27/124 ,  H01L27/127 ,  H01L27/1288 ,  H01L29/78624

Abstract: 本发明揭示一种半导体器件以及其制造方法，其中以自对准方式形成具有不同宽度的LDD区域，并且根据每个电路精密地控制该LDD区域的宽度。通过使用提供有由衍射光栅图案或半透明膜构成的具有光强度降低功能的辅助图案的光掩模或中间掩模，可以自由设定栅极的厚度薄的区域的宽度，并可以根据每个电路将该栅极作为掩模以自对准方式形成的两个LDD区域的宽度有差异地设定。此外，在一个TFT中的具有不同宽度的两个LDD区域都与栅极重叠。

公开(公告)号：CN1877799B

公开(公告)日：2012-10-03

申请号：CN200610091544.9

申请日：2006-06-07

Applicant: 株式会社半导体能源研究所

Inventor： 大沼英人 ,  物江滋春 ,  山崎舜平

IPC: H01L21/336 ,  H01L21/84 ,  H01L27/12 ,  H01L29/78

CPC classification number: H01L27/1214 ,  H01L27/124 ,  H01L27/1288 ,  H01L29/66757 ,  H01L29/78624

Abstract: 本发明的目的是不通过形成侧壁间隔并不增加工艺数量，而以自对准方式提供至少具有一个LDD区域的TFT。在本发明中，将提供有由衍射光栅图案或半透明膜构成的具有光强度降低功能的辅助图案的光掩模或中间掩模适用于栅电极形成用光蚀刻工艺中，形成包括厚度厚的区域和在其一边上的比所述区域更薄的区域的左右不对称的抗蚀剂图案；形成具有台阶结构的栅电极；将杂质元素经过栅电极的厚度薄的区域添加到半导体层，而以自对准方式形成LDD区域。

公开(公告)号：CN1815712A

公开(公告)日：2006-08-09

申请号：CN200510134192.6

申请日：2005-12-27

Applicant: 株式会社半导体能源研究所

Inventor： 石塚章広 ,  岡本悟 ,  物江滋春 ,  山崎舜平

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/3213

CPC classification number: H01L21/32136 ,  C23F4/00 ,  H01L27/124 ,  H01L27/1248 ,  H01L29/42384 ,  H01L29/4908 ,  H01L51/5092

Abstract: 本发明的目的是制造防止因透明导电膜和蚀刻气体起反应而引起产生微小灰尘，具有良好特性的半导体器件。本发明涉及一种半导体器件的制造方法，其中，形成透明导电膜，在所述透明导电膜上形成第一导电膜，在所述第一导电膜上形成第二导电膜，用含有氯的气体蚀刻所述第二导电膜，用含有氟的气体蚀刻所述第一导电膜。当用含有氯的气体蚀刻第二导电膜时，透明导电膜被第一导电膜保护，并当含有氟的气体蚀刻第一导电膜时，透明导电膜和含有氟的气体不会起反应，因此，不会产生灰尘。

公开(公告)号：CN1604288A

公开(公告)日：2005-04-06

申请号：CN200410085220.5

申请日：2004-09-30

Applicant: 株式会社半导体能源研究所

Inventor： 佐藤友彦 ,  物江滋春 ,  笹川慎也

IPC: H01L21/311 ,  H01L21/336

CPC classification number: H01L21/31116 ,  H01L21/76802 ,  H01L21/76804 ,  H01L21/76819 ,  H01L27/12 ,  H01L27/1248 ,  H01L29/41733

Abstract: 本发明的目的是提供一种高成品率地制作可靠性高的半导体器件的制作方法。在本发明中，对构成半导体器件的至少2层或更多层的层间绝缘膜执行蚀刻而选择性地清除该层间绝缘膜，在形成开口部分时，执行两个阶段的蚀刻。在执行该两个阶段的蚀刻时，至少给使用的第一气体(第一蚀刻用气体)和第二气体(第二蚀刻用气体)中的一方掺杂惰性气体。

公开(公告)号：CN100499035C

公开(公告)日：2009-06-10

申请号：CN200410085220.5

申请日：2004-09-30

Applicant: 株式会社半导体能源研究所

Inventor： 佐藤友彦 ,  物江滋春 ,  笹川慎也

IPC: H01L21/311 ,  H01L21/336

CPC classification number: H01L21/31116 ,  H01L21/76802 ,  H01L21/76804 ,  H01L21/76819 ,  H01L27/12 ,  H01L27/1248 ,  H01L29/41733

Abstract: 本发明的目的是提供一种高成品率地制作可靠性高的半导体器件的制作方法。在本发明中，对构成半导体器件的至少2层或更多层的层间绝缘膜执行蚀刻而选择性地清除该层间绝缘膜，在形成开口部分时，执行两个阶段的蚀刻。在执行该两个阶段的蚀刻时，至少给使用的第一气体(第一蚀刻用气体)和第二气体(第二蚀刻用气体)中的一方掺杂惰性气体。

公开(公告)号：CN100474559C

公开(公告)日：2009-04-01

申请号：CN200510068489.7

申请日：2005-04-28

Applicant: 株式会社半导体能源研究所

Inventor： 笹川慎也 ,  冈本悟 ,  物江滋春

IPC: H01L21/768 ,  H01L21/60 ,  H01L23/52

CPC classification number: H01L27/3276 ,  G02F2001/13629 ,  H01L21/32136 ,  H01L21/32137 ,  H01L21/32139 ,  H01L51/0021 ,  H01L51/0023 ,  H01L51/5281 ,  H01L2924/0002 ,  H05K3/06 ,  H05K2203/0315 ,  H05K2203/0346 ,  H05K2203/095 ,  H05K2203/1476 ,  H01L2924/00

Abstract: 公开了一种能够减少布线之间颗粒的衬底上布线以及一种制作此布线的方法。根据本发明，提供了一种制作衬底上布线的方法，它包含：在第一导电层上形成第一掩模图形；借助于在第一条件下对第一掩模图形进行腐蚀而形成第二掩模图形，同时，借助于对第一导电层进行腐蚀而形成具有剖面倾斜角的侧面的第二导电层；以及在第二条件下对第二导电层和第二掩模图形进行腐蚀；其中，第一条件下的第一导电层对第一掩模图形的选择比在0.25-4的范围内，而第二条件下的第二导电层对第二掩模图形的选择比大于第一条件下的选择比。