公开(公告)号：CN117650159A

公开(公告)日：2024-03-05

申请号：CN202211675461.X

申请日：2022-12-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  宫下桂 ,  下村纱矢 ,  可知刚 ,  西胁达也

IPC: H01L29/40 ,  H01L29/423 ,  H01L29/78 ,  H01L27/088

Abstract: 实施方式涉及半导体装置。半导体装置具备：第一电极；第二电极，配置在所述第一电极上；半导体部分，配置在所述第一电极与所述第二电极之间；第一布线，配置在所述半导体部分与所述第二电极之间；第三电极，配置在所述半导体部分内，与所述半导体部分隔离，具有环状部和从所述环状部向所述环状部的内侧延伸的延伸部；第四电极，在所述半导体部分内的比所述第三电极靠下方且在与上下方向垂直的平面上配置在所述环状部的内侧，与所述半导体部分隔离；第一插塞，将所述第二电极与所述第四电极连接；以及第二插塞，将所述第一布线与所述延伸部连接。

公开(公告)号：CN117747660A

公开(公告)日：2024-03-22

申请号：CN202211713470.3

申请日：2022-12-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 藤农佑树 ,  可知刚 ,  宫下桂 ,  佐藤慎吾

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的实施方式涉及半导体装置及其制造方法。一个实施方式的半导体装置具备：半导体部，包含第一导电型的第一半导体层和与第一半导体层相接的第二导电型的第二半导体层；第一电极，在半导体部的表面侧或背面侧与第一半导体层电连接；第二电极，在半导体部的表面侧与第二半导体层电连接；栅极电极，在半导体部内或半导体部的表面侧与第二半导体层对置；层间绝缘膜，在半导体部的表面侧将栅极电极与第二电极电绝缘；以及第一导电型的第三半导体层，具有在半导体部的表面侧与第二半导体层及第二电极相接的第一区域、和在与从第一半导体层朝向第二电极的第一方向正交的第二方向上设置于层间绝缘膜与第二电极之间的第二区域。

公开(公告)号：CN117476587A

公开(公告)日：2024-01-30

申请号：CN202211725326.1

申请日：2022-12-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 马场祥太郎 ,  新井雅俊 ,  宫下桂 ,  可知刚

IPC: H01L23/495 ,  H01L23/367

Abstract: 本发明的实施方式涉及半导体芯片及半导体装置。有关实施方式的半导体芯片具备第1电极、半导体层、第2电极、第3电极和金属层。上述半导体层包括第1部分、第2部分及位于上述第1部分与上述第2部分之间的第3部分，设在上述第1电极之上。上述第2电极设在上述第1部分之上。上述第3电极设在上述第2部分之上。上述金属层设在上述第1电极之下，位于上述第3部分之下。上述金属层的下表面位于上述第1电极的下表面的下方。

公开(公告)号：CN119325271A

公开(公告)日：2025-01-17

申请号：CN202410053680.7

申请日：2024-01-15

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 斋藤彪我 ,  川井博文 ,  下村纱矢 ,  岸本裕幸 ,  安武拓哉 ,  加藤浩朗 ,  宫下桂 ,  根本宏树

IPC: H10D64/27 ,  H10D64/00 ,  H10D62/17 ,  H10D30/60 ,  H10D12/00

Abstract: 实施方式涉及半导体装置。沟槽构造部具有：场板电极；第一绝缘膜，其设于场板电极与半导体层之间；第二绝缘膜，其设于场板电极上，向比第一绝缘膜靠近半导体层的第一面的一侧延伸突出；以及栅极电极，其具有设于第二绝缘膜上的第一部分和设于第一绝缘膜上且比第一部分厚的第二部分。栅极接触部从栅极配线层向第二部分延伸突出而与第二部分相接，且不位于第一部分与栅极配线层之间。在第二方向上，第一部分位于栅极接触部与第二部分相接的下端部的相邻处。

公开(公告)号：CN1645595A

公开(公告)日：2005-07-27

申请号：CN200510004644.9

申请日：2005-01-21

Applicant: 株式会社东芝

Inventor： 莲见良治 ,  宫下桂

IPC: H01L21/8234

CPC classification number: H01L21/823418 ,  H01L21/823481 ,  H01L29/6659

Abstract: 本发明提供一种半导体器件的制造方法，能抑制结深浅的LDD区域的杂质浓度的降低。具有在半导体衬底上形成的多个MOS晶体管的半导体器件的制造方法，包括：在上述半导体衬底上，分别与上述多个MOS晶体管相对应地形成多个栅极电极构造的工序；以及按上述多个MOS晶体管的LDD区域的结深度深的顺序，在上述多个栅极电极构造的两侧，在上述半导体衬底的表面内形成LDD区域的工序。

公开(公告)号：CN1316600C

公开(公告)日：2007-05-16

申请号：CN200510004644.9

申请日：2005-01-21

Applicant: 株式会社东芝

Inventor： 莲见良治 ,  宫下桂

IPC: H01L21/8234

CPC classification number: H01L21/823418 ,  H01L21/823481 ,  H01L29/6659

Abstract: 本发明提供一种半导体器件的制造方法，能抑制结深浅的LDD区域的杂质浓度的降低。具有在半导体衬底上形成的多个MOS晶体管的半导体器件的制造方法，包括：在上述半导体衬底上，分别与上述多个MOS晶体管相对应地形成多个栅极电极构造的工序；以及按上述多个MOS晶体管的LDD区域的结深度深的顺序，在上述多个栅极电极构造的两侧，在上述半导体衬底的表面内形成LDD区域的工序。