公开(公告)号：CN114171593A

公开(公告)日：2022-03-11

申请号：CN202110047125.X

申请日：2021-01-14

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 藤农佑树

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 实施方式提供能够提高可靠性的半导体装置及其制造方法。半导体装置具备第一电极；第一半导体区域，设于第一电极之上，与第一电极电连接；第二半导体区域，设于第一半导体区域的一部分之上；第三半导体区域包含第一区域和设于第一区域与第二半导体区域之间、具有比第一区域高的第一导电型的杂质浓度的第二区域；第三半导体区域，设于第一半导体区域的另一部分之上；第四半导体区域，设于第二半导体区域之上，具有比第二半导体区域高的第二导电型的杂质浓度；第五半导体区域，设于第四半导体区域的一部分之上；栅极电极，隔着栅极绝缘层与第四半导体区域对置；第二电极，设于第四及第五半导体区域之上，与第四及第五半导体区域电连接。

公开(公告)号：CN118448396A

公开(公告)日：2024-08-06

申请号：CN202310560585.1

申请日：2023-05-18

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 藤农佑树 ,  大黑达也

IPC: H01L23/64 ,  H01L23/522 ,  H10N97/00

Abstract: 本发明的实施方式涉及半导体装置。实施方式所涉及的半导体装置包含半导体层、绝缘膜、第1导电部和第2导电部。所述第1导电部设置于所述半导体层内。所述绝缘膜设置于所述半导体层内。所述绝缘膜设置于所述半导体层与所述第1导电部之间。所述第2导电部设置于所述半导体层内。所述第2导电部设置为使所述第1导电部位于所述第2导电部与所述绝缘膜之间。所述第2导电部与所述第1导电部电连接。所述第2导电部产生与所述第1导电部的应力的方向相反方向的应力。

公开(公告)号：CN113410282B

公开(公告)日：2024-07-26

申请号：CN202010798568.8

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 藤农佑树

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 降低导通电阻的半导体装置，具备：从下起依次设置的第一电极、第一及第二半导体层、第一半导体区域、第二半导体区域；第一绝缘膜，设在从第二半导体区域之上经第二及第一半导体区域而到达第二半导体层的沟槽内，包含第一绝缘材料；第二电极，在沟槽内隔着第一绝缘膜与第二半导体层对置；第二绝缘膜，在第五绝缘膜与第二电极侧面之间，设在第二电极的下端起的高度40％的位置与第二电极的上端的位置之间，包含第二绝缘材料；第三电极，设在第二电极、第一以及第二绝缘膜之上，隔着栅极绝缘膜与第一半导体区域对置；层间绝缘膜，设在第三电极之上；第四电极，设在层间绝缘膜之上，比第二电极的高度40％的位置靠下的第一绝缘膜仅包含第一绝缘材料。

公开(公告)号：CN116845104A

公开(公告)日：2023-10-03

申请号：CN202210768808.9

申请日：2022-06-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 藤农佑树

IPC: H01L29/78 ,  H01L29/423

Abstract: 一实施方式的半导体装置有第一电极、第一导电型的第一半导体区域、导电部、第二导电型的第二半导体区域、第一导电型的第三半导体区域、栅极电极和第二电极。第一半导体区域设于第一电极上，与第一电极电连接。导电部在第二、及第三方向上设有多个，分别经由绝缘部设于第一半导体区域。第二方向与从第一电极朝向第一半导体区域的第一方向垂直。第三方向与第一方向垂直，与第二方向交叉。第二半导体区域设于第一半导体区域的一部分上。第三半导体区域设于第二半导体区域的一部分上。栅极电极经由栅极绝缘层设于第二半导体区域上。第二电极设于第二半导体区域、第三半导体区域及栅极电极上，与第二半导体区域、第三半导体区域及多个导电部电连接。

公开(公告)号：CN117747660A

公开(公告)日：2024-03-22

申请号：CN202211713470.3

申请日：2022-12-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 藤农佑树 ,  可知刚 ,  宫下桂 ,  佐藤慎吾

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的实施方式涉及半导体装置及其制造方法。一个实施方式的半导体装置具备：半导体部，包含第一导电型的第一半导体层和与第一半导体层相接的第二导电型的第二半导体层；第一电极，在半导体部的表面侧或背面侧与第一半导体层电连接；第二电极，在半导体部的表面侧与第二半导体层电连接；栅极电极，在半导体部内或半导体部的表面侧与第二半导体层对置；层间绝缘膜，在半导体部的表面侧将栅极电极与第二电极电绝缘；以及第一导电型的第三半导体层，具有在半导体部的表面侧与第二半导体层及第二电极相接的第一区域、和在与从第一半导体层朝向第二电极的第一方向正交的第二方向上设置于层间绝缘膜与第二电极之间的第二区域。

公开(公告)号：CN113451389A

公开(公告)日：2021-09-28

申请号：CN202010877118.8

申请日：2020-08-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 佐藤慎吾 ,  藤农佑树 ,  山下浩明

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的半导体装置具备第1电极、第1导电型的第1半导体区域、接合区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、第1导电型的第6半导体区域、栅极电极及第2电极。接合区域包含第1导电型的第2半导体区域及第2导电型的第3半导体区域。在与第1方向垂直的第2方向上，交替地设置有多个第2半导体区域和多个第3半导体区域。接合区域中的选自由重金属元素及质子构成的组中的至少一种第1元素的浓度比第1半导体区域中的第1元素的浓度高，且比第4半导体区域中的第1元素的浓度高。或者，接合区域中的晶体缺陷的密度比第1半导体区域中的晶体缺陷的密度高，且比第4半导体区域中的晶体缺陷的密度高。

公开(公告)号：CN113410282A

公开(公告)日：2021-09-17

申请号：CN202010798568.8

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 藤农佑树

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 降低导通电阻的半导体装置，具备：从下起依次设置的第一电极、第一及第二半导体层、第一半导体区域、第二半导体区域；第一绝缘膜，设在从第二半导体区域之上经第二及第一半导体区域而到达第二半导体层的沟槽内，包含第一绝缘材料；第二电极，在沟槽内隔着第一绝缘膜与第二半导体层对置；第二绝缘膜，在第五绝缘膜与第二电极侧面之间，设在第二电极的下端起的高度40％的位置与第二电极的上端的位置之间，包含第二绝缘材料；第三电极，设在第二电极、第一以及第二绝缘膜之上，隔着栅极绝缘膜与第一半导体区域对置；层间绝缘膜，设在第三电极之上；第四电极，设在层间绝缘膜之上，比第二电极的高度40％的位置靠下的第一绝缘膜仅包含第一绝缘材料。

公开(公告)号：CN112349765B

公开(公告)日：2024-06-25

申请号：CN202010145996.0

申请日：2020-03-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 藤农佑树

IPC: H01L29/06 ,  H01L29/417 ,  H01L29/43 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

Abstract: 实施方式涉及半导体装置及其制造方法。实施方式的半导体装置具备包含第1导电型的第1层的半导体部、设置于半导体部的背面侧的第1电极、设置于表面侧的第2电极、选择性设置于第2电极与半导体部之间的控制电极和将第2电极与半导体部电连接的接触部。半导体部进一步包含选择性设置于第1层与第2电极之间的第2导电型的第2层、选择性设置于第2层与第2电极之间的第1导电型的第3层、和选择性地设置于第2层与第2电极之间且包含与第2层的第2导电型杂质相比高浓度的第2导电型杂质的第2导电型的第4层。接触部包含与第3层相接并且被电连接的第1导电型的第1半导体区域和与第4层相接并且被电连接的第2导电型的第2半导体区域。

公开(公告)号：CN113451389B

公开(公告)日：2024-05-31

申请号：CN202010877118.8

申请日：2020-08-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 佐藤慎吾 ,  藤农佑树 ,  山下浩明

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的半导体装置具备第1电极、第1导电型的第1半导体区域、接合区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、第1导电型的第6半导体区域、栅极电极及第2电极。接合区域包含第1导电型的第2半导体区域及第2导电型的第3半导体区域。在与第1方向垂直的第2方向上，交替地设置有多个第2半导体区域和多个第3半导体区域。接合区域中的选自由重金属元素及质子构成的组中的至少一种第1元素的浓度比第1半导体区域中的第1元素的浓度高，且比第4半导体区域中的第1元素的浓度高。或者，接合区域中的晶体缺陷的密度比第1半导体区域中的晶体缺陷的密度高，且比第4半导体区域中的晶体缺陷的密度高。

公开(公告)号：CN115132844A

公开(公告)日：2022-09-30

申请号：CN202111001629.4

申请日：2021-08-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 马场祥太郎 ,  加藤浩朗 ,  藤农佑树 ,  富田幸太

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式的半导体装置具备：硅层，位于硅基板与上部电极之间，具有单元区域、侧面和位于单元区域与侧面之间的末端区域；以及多晶硅部，被埋入到硅层的末端区域，与硅层接触，结晶颗粒密度比硅层高，包含重金属。硅层具有设在单元区域及末端区域中、且第1导电型杂质浓度比硅基板低、包含与多晶硅部所包含的重金属相同种类的重金属的第1导电型的漂移层。末端区域不包含与上部电极接触的基底层、与上部电极接触的源极层及栅极电极。