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公开(公告)号：CN112420818B
公开(公告)日：2024-07-12
申请号：CN202010069989.7
申请日：2020-01-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/40 , H01L29/78 , H01L27/088
Abstract: 提供能够提高雪崩耐量的半导体装置。该半导体装置具有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、导电性的含金属部、绝缘部、栅极电极、第二电极、第一布线层、以及第二布线层。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。第三半导体区域及含金属部设于第二半导体区域之上。绝缘部在第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。栅极电极以及第二电极设于绝缘部中。第一布线层隔着第一绝缘层设于含金属部的一部分及栅极电极之上，与栅极电极电连接。第二布线层与第一布线层分离地设置，与含金属部以及第二电极电连接。
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公开(公告)号：CN110828567B
公开(公告)日：2023-09-19
申请号：CN201910022277.7
申请日：2019-01-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 加藤浩朗
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L29/739 , H01L21/336 , H01L21/331
Abstract: 一实施方式的半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅电极、及第2电极。第1半导体区域设置于第1电极上。上述第2半导体区域设置于第1半导体区域上。第3半导体区域设置于第2半导体区域的一部分上。栅电极具有第1部分及第2部分。第1部分在与从第1电极朝向第1半导体区域的第1方向垂直的第2方向上，隔着栅绝缘部而与第1半导体区域的一部分、第2半导体区域、及第3半导体区域相对。第2部分在与第1方向及第2方向垂直的第3方向上，与第1部分并列。第2部分在第2方向上隔着栅绝缘部而与第2半导体区域相对。第2部分的下端处于比第1半导体区域和第2半导体区域的交界面更上方的位置。
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公开(公告)号：CN109524451B
公开(公告)日：2021-08-17
申请号：CN201810163425.2
申请日：2018-02-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L21/336
Abstract: 本发明的实施方式提供栅极区域中的接触电阻低的半导体装置及其制造方法。实施方式的半导体装置具备第一导电型的漏极层、第一导电型的漂移层、第二导电型的基底区域、第一导电型的源极区域、场板电极、栅极区域和第三绝缘膜。漂移层被形成在漏极层的上表面。基底区域被形成在漂移层的上表面。场板电极在从源极区域的上表面贯通基底区域而到达漂移层的沟槽内沿着沟槽隔着第一绝缘膜而形成。栅极区域在沟槽内隔着第二绝缘膜形成，并且，形成为在沿着沟槽的方向上在上表面具有凹部的U形，在U形的双方的端部各自的上表面上，凹部侧即内侧的端部的位置比第二绝缘膜侧即外侧的端部的位置更高。第三绝缘膜在源极区域及栅极区域的上表面及凹部内形成。
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公开(公告)号：CN112510084A
公开(公告)日：2021-03-16
申请号：CN202010127017.9
申请日：2020-02-28
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/423 , H01L29/40 , H01L29/78 , H01L21/336
Abstract: 实施方式提供使栅极阈值电压均匀化的半导体装置以及其制造方法。实施方式的半导体装置具备半导体部、设于所述半导体部上的电极、以及位于所述半导体部与所述电极之间的控制电极以及场电极。所述控制电极配置于在所述半导体部设置的第一沟槽的内部，利用第一绝缘膜而与所述半导体部电绝缘。所述场电极配置于在所述半导体部设置的第二沟槽的内部，利用第二绝缘膜而与所述半导体部电绝缘，并电连接于所述电极。所述控制电极设有多个，分别配置于相互分离的多个第一沟槽的内部。多个所述控制电极以包围所述场电极的方式配置。
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公开(公告)号：CN112420818A
公开(公告)日：2021-02-26
申请号：CN202010069989.7
申请日：2020-01-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/40 , H01L29/78 , H01L27/088
Abstract: 提供能够提高雪崩耐量的半导体装置。该半导体装置具有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、导电性的含金属部、绝缘部、栅极电极、第二电极、第一布线层、以及第二布线层。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。第三半导体区域及含金属部设于第二半导体区域之上。绝缘部在第二方向上与第一半导体区域的一部分、第二半导体区域以及第三半导体区域并排。栅极电极以及第二电极设于绝缘部中。第一布线层隔着第一绝缘层设于含金属部的一部分及栅极电极之上，与栅极电极电连接。第二布线层与第一布线层分离地设置，与含金属部以及第二电极电连接。
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Patent Agency Ranking
公开(公告)号：CN111584632A
公开(公告)日：2020-08-25
申请号：CN201910716710.7
申请日：2019-08-05
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/06
Abstract: 实施方式的半导体装置具备包括第1导电型的第1半导体层的半导体部、设置于半导体部上的第1电极、配置于在半导体部设置的沟槽的内部的控制电极、以及设置于半导体部上并与控制电极电连接的第2电极。控制电极具有：半导体部与第1电极之间的第1部分、半导体部与第2电极之间的第2部分及与第1及第2部分相连的第3部分。半导体部还包括第2导电型的第2半导体层、第1导电型的第3半导体层、及第2导电型的第4半导体层。第2半导体层设置于第1半导体层上，第3半导体层选择性地设置于第2半导体层与第1电极之间。第4半导体层选择性地设置于第2半导体层上，沿着第3部分及第2部分延伸，包含比第2半导体层高浓度的第2导电型杂质。
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公开(公告)号：CN119698030A
公开(公告)日：2025-03-25
申请号：CN202311727844.1
申请日：2023-12-15
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备第一～第四电极、第一～第三半导体区域、第一、第二绝缘部。第三电极包含：第一电极区域，沿着第二方向延伸，在第三方向上与第二半导体区域排列；第二电极区域，沿着第三方向延伸，在第二方向上与第二半导体区域排列；第三电极区域，连接第一电极区域和第二电极区域。第一绝缘部包含：包含第一、第二绝缘部分的第一绝缘区域；包含第三、第四绝缘部分的第二绝缘区域；包含第五、第六绝缘部分的第三绝缘区域。第六绝缘部分在第一方向上设置在第一半导体区域与第三电极区域间。第四电极在第二、第三方向上与第一半导体区域及第三电极排列。第六绝缘部分的下端位于比第二绝缘部分的下端及第四绝缘部分的下端靠下方的位置。
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公开(公告)号：CN119653827A
公开(公告)日：2025-03-18
申请号：CN202410027713.0
申请日：2024-01-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式涉及半导体装置。实施方式具备第一电极、第二电极、半导体部、栅极电极和构造体。半导体部设于第一电极与第二电极之间。栅极电极设于半导体部与第二电极之间。构造体在栅极电极下向半导体部内延伸。半导体部包含第一～第五层。第一～第五层按照该顺序层叠。第一～第三、第五层是第一导电型。第四层是第二导电型。栅极电极与第四层相向。构造体包含绝缘膜、导电体、绝缘层及硅化物层。硅化物层设于构造体的下端。构造体的下端与第二层相接。第二层包含重金属。第三层的重金属的浓度比第二层低。
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公开(公告)号：CN117747634A
公开(公告)日：2024-03-22
申请号：CN202211696439.3
申请日：2022-12-28
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明的实施方式主要涉及半导体装置。本实施方式的半导体装置具备：漏极电极；源极电极；半导体区域，配置在所述漏极电极与所述源极电极之间；栅极电极，隔着第一绝缘膜配置在所述半导体区域中；以及第二绝缘膜，配置在所述栅极电极与所述源极电极之间，且具有比所述第一绝缘膜的相对介电常数高的相对介电常数。
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公开(公告)号：CN116632063A
公开(公告)日：2023-08-22
申请号：CN202210781346.4
申请日：2022-07-04
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423
Abstract: 根据一实施方式半导体装置具备：第一电极；第一导电型的第一半导体区域；第二导电型的第二半导体区域；第一导电型的第三半导体区域；第一导电部；第一栅极电极；第二导电部；第二栅极电极；第一连接部；以及第二电极。第一导电部隔着第一绝缘部设于第一半导体区域之中。第一栅极电极在与第一方向垂直的第二方向上与第二半导体区域面对，第一方向是从第一电极朝向第一半导体区域的方向。第二导电部隔着第二绝缘部设于第一半导体区域之中。第二栅极电极在第二方向上与第二半导体区域面对。第一连接部设于比第二半导体区域以及第三半导体区域靠上方的位置，与第一栅极电极以及第二栅极电极相接。第二电极设于第二半导体区域以及第三半导体区域之上。
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