公开(公告)号：CN117476747A

公开(公告)日：2024-01-30

申请号：CN202211668885.3

申请日：2022-12-22

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 长井雅嗣 ,  佐藤和幸 ,  佐藤慎吾

IPC: H01L29/36 ,  H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的实施方式主要涉及半导体装置及半导体装置的制造方法。实施方式的半导体装置具备：第1电极；第2电极；设在第1电极与第2电极之间且具有第1面和第2面，并含有硅的半导体层；n型的第1半导体区域；第1半导体区域与第1面之间的p型的第2半导体区域；第2半导体区域与第1面之间的n型的第3半导体区域；与第2半导体区域相对的栅电极；设在第2半导体区域与栅电极之间的栅绝缘层；和设在第1电极与第2半导体区域之间及第1电极与第3半导体区域之间且包含上表面、与第3半导体区域接触的第1底面及与第3半导体区域接触的第1侧面，并含有金或铂族元素的金属硅化物层。第3半导体区域的n型杂质浓度，从与第3半导体区域的第1底面接触的位置朝向第2电极单调地减少。

公开(公告)号：CN119730313A

公开(公告)日：2025-03-28

申请号：CN202311845666.2

申请日：2023-12-29

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 佐藤和幸

IPC: H10D30/63 ,  H10D64/27

Abstract: 实施方式涉及半导体装置。能够减小漏电流。半导体装置具备：第1电极；半导体部分，设置在所述第1电极上；绝缘部件，设置在所述半导体部分内；第1绝缘膜，设置于所述半导体部分上的一部分；第2绝缘膜，设置于所述半导体部分上的其他一部分，比所述第1绝缘膜厚；第2电极，设置在所述绝缘部件内；第1布线，与所述第2电极连接，设置在所述绝缘部件上及所述第2绝缘膜上，而未设置在所述第1绝缘膜上；以及第3电极，设置在所述半导体部分上、所述绝缘部件上及所述第1绝缘膜上。

公开(公告)号：CN119677132A

公开(公告)日：2025-03-21

申请号：CN202311719488.9

申请日：2023-12-14

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 根本宏树 ,  可知刚 ,  加藤浩朗 ,  佐藤和幸 ,  西口俊史

IPC: H10D30/60 ,  H10D30/01 ,  H10D62/10

Abstract: 本发明的实施方式涉及一种半导体装置及其制造方法。实施方式的半导体装置具备：第一电极、设于所述第一电极之上的第一导电型的第一半导体区域、设于所述第一半导体区域之上的第二导电型的第二半导体区域、设于所述第二半导体区域之上的第一导电型的第三半导体区域、隔着栅极绝缘膜设于所述第二半导体区域内的栅极电极、具有第一部分以及第二部分的接触部、以及电连接于所述接触部的第二电极。所述第一部分与所述第三半导体区域以及所述第二半导体区域的一部分并列，所述第二部分设于所述第一部分的下端，并具有比所述第三半导体区域的上端处的所述第一部分的宽度大的宽度。

公开(公告)号：CN114203552A

公开(公告)日：2022-03-18

申请号：CN202110086060.X

申请日：2021-01-22

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 横山昇 ,  佐藤和幸

IPC: H01L21/336 ,  H01L21/66 ,  H01L29/06 ,  H01L29/78

Abstract: 实施方式提供能够减少杂质量差的半导体部件的制造方法以及半导体装置的制造方法。在实施方式的半导体部件的制造方法中，测定包含第一导电型的第一半导体层的半导体基板的第一质量。在所述第一半导体层的上表面形成第一开口。测定形成有所述第一开口的所述半导体基板的第二质量。在所述第一开口的内部形成第二导电型的第二半导体层时，使所述第二半导体层中的第二导电型的杂质浓度根据所述第一质量与所述第二质量的质量差而变化。