公开(公告)号：CN104200840A

公开(公告)日：2014-12-10

申请号：CN201410339871.6

申请日：2002-12-19

Applicant: 株式会社东芝

Inventor： 中村宽 ,  今宫贤一 ,  山村俊雄 ,  细野浩司 ,  河合矿一

IPC: G11C16/10 ,  G11C16/26 ,  G11C7/06 ,  G11C7/10

CPC classification number: G11C16/3459 ,  G06F3/0659 ,  G06F12/0246 ,  G11C7/065 ,  G11C7/1006 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1063 ,  G11C16/06 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26 ,  G11C2207/104 ,  G11C2216/14

Abstract: 本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。

公开(公告)号：CN101833991A

公开(公告)日：2010-09-15

申请号：CN201010133456.7

申请日：2010-03-09

Applicant: 株式会社东芝

Inventor： 前岛洋 ,  细野浩司

IPC: G11C16/02 ,  G11C16/06 ,  G11C16/30

CPC classification number: G11C13/0069 ,  G11C13/00 ,  G11C13/0004 ,  G11C2213/71 ,  G11C2213/72

Abstract: 本发明提供可有效防止存储单元复位动作后的误置位动作的发生的半导体存储装置。半导体存储装置具有：具备多个位线BL、与位线BL交差的多个字线WL及在位线BL和字线WL的交差部配置的存储单元MC的单元阵列MA；通过位线BL及字线WL向存储单元MC施加可变电阻元件VR从低电阻状态向高电阻状态过渡所必要的控制电压VRESET的控制电路；以及向可变电阻元件VR的一端侧赋予抑制与可变电阻元件VR从低电阻状态向高电阻状态的过渡伴随的电位变动的偏置电压Vα的偏置电压赋予电路30。

公开(公告)号：CN101266979B

公开(公告)日：2010-08-11

申请号：CN200810081774.6

申请日：2008-03-13

Applicant: 株式会社东芝

Inventor： 细野浩司 ,  吉原正浩 ,  中村大 ,  甲斐洋一

IPC: H01L27/115 ,  H01L23/522

CPC classification number: G11C16/30 ,  G11C5/14 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 根据本发明一方面的非易失性半导体存储器包括：存储单元阵列(12A和12B)，包括多个单元元件；电源衬垫(19)，设置在所述存储单元阵列(12A和12B)的第一方向的一端上；以及页缓冲器(13A-u和13B-u)，设置在所述存储单元阵列(12A和12B)的所述第一方向上。所述非易失性半导体存储器还包括：多条位线(BL(M1))，设置在所述存储单元阵列(12A和12B)上且沿所述第一方向延伸；以及第一电源线(Vss(M2))，设置在所述存储单元阵列上的所述多条位线(BL(M1))上，以连接所述电源衬垫(19)和所述页缓冲器(13A-u和13B-u)。

公开(公告)号：CN104021814A

公开(公告)日：2014-09-03

申请号：CN201410046771.4

申请日：2014-02-10

Applicant: 株式会社东芝

Inventor： 细野浩司

IPC: G11C16/06

CPC classification number: G11C16/0483 ,  G11C16/08 ,  G11C16/24

Abstract: 本发明提供能正常工作的半导体存储装置。半导体存储装置包括串联连接的存储器单元晶体管列。第一选择晶体管连接于存储器单元晶体管列的第一端与源线及位线中的一个之间。第一线有选择地与第一选择晶体管的栅电极连接、与驱动器连接，或与供给非选择电压的第一节点连接，或者浮置。

公开(公告)号：CN101266979A

公开(公告)日：2008-09-17

申请号：CN200810081774.6

申请日：2008-03-13

Applicant: 株式会社东芝

Inventor： 细野浩司 ,  吉原正浩 ,  中村大 ,  甲斐洋一

IPC: H01L27/115 ,  H01L23/522

CPC classification number: G11C16/30 ,  G11C5/14 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 根据本发明一方面的非易失性半导体存储器包括：存储单元阵列(12A和12B)，包括多个单元元件；电源衬垫(19)，设置在所述存储单元阵列(12A和12B)的第一方向的一端上；以及页缓冲器(13A－u和13B－u)，设置在所述存储单元阵列(12A和12B)的所述第一方向上。所述非易失性半导体存储器还包括：多条位线(BL(M1))，设置在所述存储单元阵列(12A和12B)上且沿所述第一方向延伸；以及第一电源线(Vss(M2))，设置在所述存储单元阵列上的所述多条位线(BL(M1))上，以连接所述电源衬垫(19)和所述页缓冲器(13A－u和13B－u)。

公开(公告)号：CN1577862A

公开(公告)日：2005-02-09

申请号：CN200410071290.5

申请日：2004-07-16

Applicant: 株式会社东芝

Inventor： 二山拓也 ,  细野浩司

IPC: H01L27/10 ,  H01L27/115

CPC classification number: G11C16/10 ,  G11C16/0483

Abstract: 本发明提供一种非易失性半导体存储装置，能减小配置传输晶体管的区域面积。与配置成块BK的存储器单元连接的字线WL0～15与传输晶体管Q0～15的杂质区域41连接。在Q0～15的杂质区域43中，连接有向字线WL0～15供给电压的驱动线DL0～15。为了向与字线WL3连接的存储器单元写入数据，对字线WL3施加20V电压，对两相邻字线WL1、5施加0V电压。在字线WL3的传输晶体管Q3的两侧及对面不配置字线WL1、5的传输晶体管Q1、5。据此，就可以防止相邻的传输晶体管之间的电位差增大。

公开(公告)号：CN103811063B

公开(公告)日：2016-12-07

申请号：CN201310345442.5

申请日：2013-08-09

Applicant: 株式会社东芝

Inventor： 细野浩司 ,  车野敏文

IPC: G11C16/08

CPC classification number: G11C16/08 ,  G11C5/147 ,  G11C7/00 ,  G11C8/08 ,  G11C11/4074 ,  G11C16/0483 ,  G11C16/24 ,  G11C16/30 ,  G11C16/3427 ,  G11C2029/1202 ,  G11C2213/71 ,  H01L27/11582

Abstract: 提供一种抑制写入干扰的非易失性半导体存储装置，其包括：存储单元阵列（11），其包含由第1存储单元（MC2）、第2存储单元（MC3）和第1晶体管（BG）构成的存储串；电压发生电路（18），其生成第1电压（VPGM）、第2电压（VM1）和控制电压电压VGB1、2、3等）；以及控制部，其进行控制，以使得在对上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对上述第1晶体管的上述栅极施加第1控制电压VBG2），并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，施加第2控制电压（VBG1）。

公开(公告)号：CN105895155A

公开(公告)日：2016-08-24

申请号：CN201610081263.9

申请日：2016-02-05

Applicant: 株式会社东芝

Inventor： 细野浩司

IPC: G11C16/10 ,  G11C16/34 ,  G11C16/14

CPC classification number: G11C16/3459 ,  G11C16/10 ,  G11C16/32 ,  G11C16/14 ,  G11C16/3454

Abstract: 本发明的实施方式提供一种能够提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：第一、第二存储元；第一字线，其连接在第一、第二存储元的栅极；第一位线，其电性连接在第一存储元的一端；及第二位线，其电性连接在第二存储元的一端。写入动作包含对第一字线施加写入电压的第一动作、在第一动作之后对第一字线施加较写入电压低的第一电压的第二动作、及在第二动作之后对第一字线施加验证电压的第三动作。在第一存储元的阈值电压低于第一阈值且第二存储元的阈值电压为第一阈值以上时，在第二动作中对第一位线施加第二电压，且对第二位线施加较第二电压低的第三电压。

公开(公告)号：CN103119656A

公开(公告)日：2013-05-22

申请号：CN201180045706.4

申请日：2011-09-22

Applicant: 株式会社东芝

Inventor： 细野浩司

IPC: G11C16/02 ,  G11C16/04 ,  H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: G11C16/12 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/3436 ,  H01L21/823487 ,  H01L27/0688 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明涉及一种非易失性半导体存储器件。控制电路给存储元件提供了至少部分为负的阈值电压分布，从而擦除存储元件的所保持的数据，并给存储元件提供多个电平的正阈值电压分布，从而对存储元件编程数据的多个电平。控制电路在对存储元件执行编程操作时，执行第一编程操作并执行第二编程操作，该第一编程操作给作为经过编程的存储元件的第一存储元件提供多个电平的正阈值电压分布，该第二编程操作给与第一存储元件相邻的第二存储元件提供正阈值电压分布，而不管（不顾）要编程到第二存储元件的数据是否（已经）存在于第二存储元件中。

公开(公告)号：CN104021815B

公开(公告)日：2017-06-23

申请号：CN201310346957.7

申请日：2013-08-09

Applicant: 株式会社东芝

Inventor： 细野浩司 ,  常盘直哉

IPC: G11C16/34 ,  G11C16/06

CPC classification number: G11C16/3404 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/3427

Abstract: 本发明提供在存储串内具有多个子块，即使在子块部分地被擦除了的情况下也可以防止相邻子块的存储单元的阈值电压分布的幅度扩大的非易失性半导体存储装置。存储单元阵列11具有包含与字线连接的多个存储单元的多个存储串，上述多个存储串分为多个子块，能够按每子块擦除数据。控制部15在数据的写入时，在非选择的子块被写入的情况下与未被写入的情况下，改变对所选择的子块所包含的选择字线供给的校验电平。