公开(公告)号：CN105518792A

公开(公告)日：2016-04-20

申请号：CN201380079336.5

申请日：2013-07-08

Applicant: 株式会社东芝

Inventor： 马思博 ,  吉原正浩 ,  阿部克巳

IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

CPC classification number: G11C16/28 ,  G11C16/0483 ,  G11C16/24 ,  G11C16/26

Abstract: 本发明提供能够提高感测放大器的读取特性的半导体存储装置和存储数据的读取方法。半导体存储装置具备感测放大器和控制器。感测放大器具有：对位线的电压进行箝位的第一晶体管、在由第一晶体管箝位了的电压节点与基准电压节点之间设置的第二晶体管以及夹插于充放电节点与由第一晶体管箝位了的电压节点之间的第三晶体管。控制器，在第一工作模式中，使第一晶体管和第二晶体管导通，使第三晶体管截止。在第二工作模式中，使第三晶体管导通，在第三工作模式中，使第一晶体管导通、使第二晶体管截止、使第三晶体管导通并使第四晶体管导通。

公开(公告)号：CN105518798A

公开(公告)日：2016-04-20

申请号：CN201480049489.X

申请日：2014-08-22

Applicant: 株式会社东芝

Inventor： 吉原正浩 ,  安彦尚文

IPC: G11C16/06 ,  G11C16/02 ,  G11C16/04

CPC classification number: G11C16/0483 ,  G11C11/5642 ,  G11C16/08 ,  G11C16/26

Abstract: 以低电压而不使可靠性下降地进行数据读取。感测放大器具备：存储器串，其包括存储器单元；位线，其与存储器串的一端电连接；和感测放大器，其与位线电连接而进行感测。感测放大器具有：第一晶体管，其一端连接于位线的电流路径上的第一节点，且另一端与第二节点电连接；第二晶体管，其电连接于第二节点与感测节点之间；和第三晶体管，其栅连接于第一节点，且其电连接于第二节点与能调整电压的第三节点之间。

公开(公告)号：CN104064215A

公开(公告)日：2014-09-24

申请号：CN201310399688.0

申请日：2013-09-05

Applicant: 株式会社东芝

Inventor： 阿部克巳 ,  吉原正浩

IPC: G11C16/04

CPC classification number: G11C16/0408 ,  G11C11/5642 ,  G11C16/26 ,  G11C16/3427

Abstract: 根据一个实施方式，半导体存储装置设有NAND串和读出放大器。NAND串包含保存3级别以上的值的存储单元晶体管，且NAND串一端连接于位线，在另一端被施加单元源电压。读出放大器读出保存到了存储单元晶体管的值。半导体存储装置在识别保存到了存储单元晶体管的值为阈值电压分布最低的值还是其以外的值的情况下，将所述单元源电压设为第1电压；在识别保存到了存储单元晶体管的值为阈值电压分布最高的值还是其以外的值的情况下，将单元源电压设为比第1电压低的第2电压，在识别为所保存的值为最高的值以外的值的情况下，将位线的电压设为第2电压。

公开(公告)号：CN101266979A

公开(公告)日：2008-09-17

申请号：CN200810081774.6

申请日：2008-03-13

Applicant: 株式会社东芝

Inventor： 细野浩司 ,  吉原正浩 ,  中村大 ,  甲斐洋一

IPC: H01L27/115 ,  H01L23/522

CPC classification number: G11C16/30 ,  G11C5/14 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 根据本发明一方面的非易失性半导体存储器包括：存储单元阵列(12A和12B)，包括多个单元元件；电源衬垫(19)，设置在所述存储单元阵列(12A和12B)的第一方向的一端上；以及页缓冲器(13A－u和13B－u)，设置在所述存储单元阵列(12A和12B)的所述第一方向上。所述非易失性半导体存储器还包括：多条位线(BL(M1))，设置在所述存储单元阵列(12A和12B)上且沿所述第一方向延伸；以及第一电源线(Vss(M2))，设置在所述存储单元阵列上的所述多条位线(BL(M1))上，以连接所述电源衬垫(19)和所述页缓冲器(13A－u和13B－u)。

公开(公告)号：CN101266979B

公开(公告)日：2010-08-11

申请号：CN200810081774.6

申请日：2008-03-13

Applicant: 株式会社东芝

Inventor： 细野浩司 ,  吉原正浩 ,  中村大 ,  甲斐洋一

IPC: H01L27/115 ,  H01L23/522

CPC classification number: G11C16/30 ,  G11C5/14 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 根据本发明一方面的非易失性半导体存储器包括：存储单元阵列(12A和12B)，包括多个单元元件；电源衬垫(19)，设置在所述存储单元阵列(12A和12B)的第一方向的一端上；以及页缓冲器(13A-u和13B-u)，设置在所述存储单元阵列(12A和12B)的所述第一方向上。所述非易失性半导体存储器还包括：多条位线(BL(M1))，设置在所述存储单元阵列(12A和12B)上且沿所述第一方向延伸；以及第一电源线(Vss(M2))，设置在所述存储单元阵列上的所述多条位线(BL(M1))上，以连接所述电源衬垫(19)和所述页缓冲器(13A-u和13B-u)。

公开(公告)号：CN1346151A

公开(公告)日：2002-04-24

申请号：CN01133924.1

申请日：2001-08-20

Applicant: 株式会社东芝

Inventor： 小内俊之 ,  吉原正浩 ,  鲤沼弘之

IPC: H01L27/10 ,  G11C11/34

CPC classification number: G11C7/1072 ,  G11C7/1045 ,  G11C7/22 ,  G11C2207/2281

Abstract: 即使动作频率和读时间变化,也总是在一定等待时间进行数据传送。时钟非同步型电路1,根据读控制信号READ进行数据读动作。经过延迟时间td后,读数据RD从时钟非同步型电路1中读出,被锁存在从N个锁存电路(R1,R2,……,RN)3中选择出的1个锁存电路内。锁存电路的选择,不用时钟信号Clock,而根据控制信号RLPLS进行。控制信号RLPLS,因为是表示从时钟非同步型电路1输出读数据RD的信号,所以总是在读数据RD被输出后进行锁存电路的选择。