公开(公告)号：CN1346151A

公开(公告)日：2002-04-24

申请号：CN01133924.1

申请日：2001-08-20

Applicant: 株式会社东芝

Inventor： 小内俊之 ,  吉原正浩 ,  鲤沼弘之

IPC: H01L27/10 ,  G11C11/34

CPC classification number: G11C7/1072 ,  G11C7/1045 ,  G11C7/22 ,  G11C2207/2281

Abstract: 即使动作频率和读时间变化,也总是在一定等待时间进行数据传送。时钟非同步型电路1,根据读控制信号READ进行数据读动作。经过延迟时间td后,读数据RD从时钟非同步型电路1中读出,被锁存在从N个锁存电路(R1,R2,……,RN)3中选择出的1个锁存电路内。锁存电路的选择,不用时钟信号Clock,而根据控制信号RLPLS进行。控制信号RLPLS,因为是表示从时钟非同步型电路1输出读数据RD的信号,所以总是在读数据RD被输出后进行锁存电路的选择。

公开(公告)号：CN1180960A

公开(公告)日：1998-05-06

申请号：CN97120678.3

申请日：1997-08-29

Applicant: 株式会社东芝

Inventor： 白井丰 ,  鲤沼弘之

IPC: H03K23/00 ,  G11C11/40

CPC classification number: G11C7/1018 ,  G11C7/1045

Abstract: 计数器电路,对应于线性序列和交错序列两种模式,电路结构简单,并具有可达到设定的任意数的计数器电路数和输出显示该数信号的功能。设有与3个触发器电路FF1～FF3对应的锁存电路L1～L3、第1逻辑电路A1～A3、第2逻辑电路B1～B3和第3逻辑电路C1～C3。各锁存电路提供对应位触发器电路的输出信号Q,在线性序列模式时根据信号Q设定锁存信号CDEF、ODEF的逻辑电平,在交错序列模式时依据控制信号唯一地设定锁存信号CDEF的逻辑电平。

公开(公告)号：CN1110900C

公开(公告)日：2003-06-04

申请号：CN97120678.3

申请日：1997-08-29

Applicant: 株式会社东芝

Inventor： 白井丰 ,  鲤沼弘之

IPC: H03K23/00 ,  G11C11/40

CPC classification number: G11C7/1018 ,  G11C7/1045

Abstract: 计数器电路，对应于线性序列和交错序列两种模式，电路结构简单，并具有可达到设定的任意数的计数器电路数和输出显示该数信号的功能。设有与3个触发器电路FF1～FF3对应的锁存电路L1～L3、第1逻辑电路A1～A3、第2逻辑电路B1～B3和第3逻辑电路C1～C3。各锁存电路提供对应位触发器电路的输出信号Q，在线性序列模式时根据信号Q设定锁存信号CDEF、ODEF的逻辑电平，在交错序列模式时依据控制信号唯一地设定锁存信号CDEF的逻辑电平。